vs VHDL

[ClearWaterNW]

Aš tikiuosi kas nors galėtų padėti klasifikacija pros / cons pasirinkti arba verilog VHDL.Manau klausimas šiek tiek klaidina ...

Ieškote rasti, kuri yra labiau tikėtina, bus naudojami ir kokia jų asociacijos su tam tikrų technologijų, programinės įrangos, programų ir tt

 

[eltonjohn]

Ši tema jau buvo atsakyta kelis kartus ... galite rasti išsamesnę analizę atlikę paiešką čia edaboard

Aš sumerize ji briefy ..
Verilog yra kaip sintaksė .. VHDL buvo Ada, kaip sintaksės .. Cabu žinome, kaip sunku aprašymas kalbomis ..modeliavimo ir syntesis. Ir taip pat sudėtinga. VHDL buvo sukurta kaip daugelio porpose modeliavimo kalba, kad nėra jokių specialių Pirmykštė loginės sintezės. Taigi atsargiai programavimo stilius turi būti priimtos reiškia vieno tipo loginiai ar kitą. Su VHDL jums gali imituoti kitos rūšies ne elektroninę sistemą, naudojant tinkamą bibliotekos ar paketus.

 

[ljxpjpjljx]

Be to, dabar bendrovė naudosime Verilog kaip dizainas kalbos, bet VHDL bus kai IP biblioteka!

 

[svhb]

Jei pradedate mokytis vienas iš jų, jūs tikriausiai nenorite keisti nebereikia vėliau ...

Aš pradėjau mokytis Verilog atsitiktinai, nes mano pirmas darbas kai FPGA's buvo naudojamos, ir kartu su FPGA pardavėjas programinę įrangą, ten buvo apie Verilog knyga.Atrodė gražūs ir ji pasirodė esanti labai naudinga kalbos tų dizainų.Taigi aš šoktelėjo į ją, be jokių Verlog, VHDL arba žinių, whatever.Tik po tam tikro laiko, aš aptiko, kad Verlog ir VHDL buvo plačiai naudojamas ir, kad buvo didelis ginčas apie tai, kas buvo geriausia kalba.Anyway, rašyti arba skaityti VHDL yra man košmaras.

99% dizaino, manau, kad nėra jokios realios naudos už vieną iš dviejų.

Stefaan