Vidaus FIFO?

[mfarajma]

Labas,

Aš ne dirbo su Xilinx lustai prieš Zastanawiałem, jei įmanoma sukurti keletą "gana didelis" FIFO's (4Kx8bit) į lustai ir kiek erdvės man būti occuping jiems?

Aš turiu vertinti severla dokumentus, bet esu supainiotas apie vienas dalykas (ir aš neturiu patirties su Xilinx FPGAs) aš pastebėjau į virtex spec.kad jie CLBs ir atminties blokus, yra šių įvairių išteklių, kuriuos galima naudoti, ar man reikia naudoti,

Mes labai vertiname bet kokią pagalbą, patarimus ir galbūt nuorodos, kad suteikti man daugiau informacijos,

Many thanks,

Mo,

 

[Git]

Į Spartietis ir Vertex serijos Bram (blokas avinas), kuris yra labai greitas ir naudoti kaip vieną uosto ar tiesa dvejopo uosto.Tai blokai 2Kbits dėl Spartan Mes patikrinome, gal didesni dėl Vertex.Jie taip pat paskirstytos atminties, kuri yra mažas (64byte ar mažiau) blokus visoje luste.Į Bram pat pariteto jei norite jį.

Look at http://www.xilinx.com

Git

 

[TurboPC]

Naudojant 4kbit bloko atminties (Bram) į Xilinx, jūs galite padaryti 4kx8 FIFO naudojant 8 Bram į 1kx1 bitų rankos!Naudojant paskirstytos barana neturi jokios prasmės čia.

 

[it_boy]

Xilinx virtex II, virtex II Pro ir Spartietis III šeimų yra gana BIF Blokuoti RAM.Kiekviena Bram gali būti konfigūruojamas kaip 2Kx8bit.Galite sujungti du Brams ir plėtoti 4Kx8bit FIFO lengvai.

 

[samuel_john]

labas

FIFO galima sukurti naudojant bloko baranów ir CLBS pat .. naudojant CLB Vien išteklius imtis bus daugiau ... 16 * 1 KALTAI gali būti saugomi 1 Lut ir tt daugiau nei 3000 Lut būtų suvartotas 4k * 8 .. ir kitų papildomų išteklių skaitiklis ir papildomų logika dėl FIFO ...

kiekvieno bloko barana yra 4k bitų dvejopo uosto barana .. taip, 512 * 8 bitų galima statyti uisng 1 blokas barana ir todėl tik 8 blokuoti baranów būtų naudojama ... kartu su papildomų logika skaitikliai ir kt statyti Luts ...

į Spartan prietaisas didžiausias plotis konfigurowalne į vieną bloką barana yra 16 .. jei gimęs plotis yra iki 7 tai būtų 2 blockram ... kadangi virtex aš nesu įsitikinęs, bet jis defenitely daugiau nei 16 .. padidinti plotį priežastys sumažėjo gylį blokas barana.

tikiuosi, tai padės

 

[maestor]

is right.

Taip, TurboPC
teisus.

Į virtex II pavyzdžiui, BlockRAM yra 512x32 ->
2048 x8 ... kad su 2 Brams turite savo 4Kx8bit FIFO.

Į 2V3000 už exmple turite 96 Brams taip ... Jūs galite turėti 48 4Kx8bit FIFOs arba masyvi viena ~ 196Kx8bit, jei tik reikia naudoti atminties išorinės atminties

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />, you mention Virtex, forget about Virtex, they are old :sm11: so start looking to Virtex II o Spartan 2/2E docs.

Max mfarajma,
jūs paminėti virtex, pamiršti apie virtex, jie sena: sm11: kad pradėti ieškoti į virtex II o Spartietis 2/2E docs.

Tai labai paprasta kodas FIFO (arba asynch arba sinchronizuoti) ir didžioji dalis syntezatory šių dienų išvadą, jog Bram jums.

Linkėjimai,

-maestor

 

[zape]

Sutinku su TurboPC ir maestor apie naudojant Brams už FIFO įgyvendinimą.

Tačiau pats geriausias ir paprastas sprendimas FIFO įgyvendinimą naudojant Xilinx Coregen FIFOs.Ji yra visiškai konfigurowalne požiūriu plotis, gylis, vėliavėlės ...Jūs sutaupysite daug projektavimo metu,
taip pat Xilinx jums elgsenos modelis.

Linkėjimai

 

[mfarajma]

Ačiū labai už Jūsų komentaras vaikinai, aš tikrai vertiname jūsų pagalbą.Aš neseniai pradėjo dirbti su FPGAs, ir buvo daugiausia dirba @ ltera (tik išteklių galėčiau rasti apie čia).Anksčiau aš padariau santykinius stambių projektų, tačiau tik imitacija (naudojant Cadence simuliatorius / @ ltera Max Plus).
Dabar mums gauti kai kurias Xilinx lentų, kad aš pranešimas yra žymiai efektyvesnis.I'll be žiūri į juos daugiau informacijos,

PS TurboPC: Jūs teisus faktas yra tai, kad esu šiek tiek naujo šioje srityje ir, deja, čia mūsų universitete nėra labai mažai (jei yra) ekspertų šioje feild.Aš pradedant natūra nuo nulio.

Tikiuosi, kad jums nebūtų tai man prašyti daugiau šių pagrindinių newbie klausimus.

Labai ačiū visiems.

 

[TurboPC]

This forum is here to help!

Štai keletas VHDL mėginio kodą FIFO.Vienas failas "ram.vhd" parodys, kaip paskelbti "generinis" barana be komponentai, skirti @ ltera arba Xilinx.Kitas failas "fifo.vhd" yra pagrindinė FIFO pavyzdžių.

Šios bylos buvo synthetized naudojant synplify dėl Spartietis 2,2 e Virtex2, Startix, ...Aš nesuprantu kodėl ji naudoja paskirstytos avinas Spartan3 ...

Anyways ...Tai demonstravimo tikslais ...

TurboPC
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą