VHDL sintetina įspėjimai

[gnudaemon]

Aš po kodo pereina keletą bitų std_logic_vector signalas 1 takto ciklą.
Kai aš jį susintetinti (su Synplify), tai Rezultatų kai apie kai kurias žaliavas dalys įspėjimo nenaudojami, ir iš dalies išėjimai visuomet '0 '(viršutinė dalis).
Aš tiesiog įdomu, ar šie įspėjimai yra ignorable, ir tie, tai nesukels jokių problemų, kai perkėlimo į nekilnojamąjį lentoje??
Pls give me nuomonę, jei esate patyręs jį.Ačiū
@ gnudaemon

--------------------
Biblioteka IEEE;
naudoti ieee.std_logic_1164.all;
naudoti ieee.std_logic_unsigned.all;

subjektas RgtSftMBits4 yra
port (Reset: In std_logic;
CLK: In bit;
Input: į std_logic_vector (7 downto 0);
galingumas: iš std_logic_vector (7 downto 0)
)
pabaigos RgtSftMBits4;

Architektūra RgtSftMBits4_bhv iš RgtSftMBits4 yra
nuolatinis deltaM: integer: = 3;
nuolatinis vectorSize: integer: = 7;
pradėti
procesas (Reset, CLK)
pradėti
if (Reset = '1 ') then
išėjimo <= (Kita => '0 ');
elsif (CLK = '1 'ir clk'event), tada
for i in vectorSize downto 0 kilpa
if (i> vectorSize - deltaM), tada
išvesties (i) <= '0 ';
kitas
išvesties (i) <= input (I deltaM);
end if;
end loop;
end if;
galutinio proceso;
pabaigos RgtSftMBits4_bhv;Parašytas po 39 sekundžių:Įspėjimai taip

@ W: CL111: "R: \ VHDLDocument \ VHDLAnalysisAndModelingOfDigitalSystems \ FirstPart \ rgtSftMbits4.vhd": 24:2:24:3 | Visi pasiekiami užduotis išvesties (5) priskirti '0 ', registruokitės pašalinti optimizavimas
@ W: CL111: "R: \ VHDLDocument \ VHDLAnalysisAndModelingOfDigitalSystems \ FirstPart \ rgtSftMbits4.vhd": 24:2:24:3 | Visi pasiekiami užduotis išvesties (6) priskirti '0 ', registruokitės pašalinti optimizavimas
@ W: CL111: "R: \ VHDLDocument \ VHDLAnalysisAndModelingOfDigitalSystems \ FirstPart \ rgtSftMbits4.vhd": 24:2:24:3 | Visi pasiekiami užduotys išvesties (7) priskirti '0 ', registruokitės pašalinti optimizavimas
@ W: "R: \ VHDLDocument \ VHDLAnalysisAndModelingOfDigitalSystems \ FirstPart \ rgtSftMbits4.vhd": 24:2:24:3 | Visi pasiekiami paskyrimai į produkciją (7 downto 0) 5 bitų priskirti 0, registro pašalinti optimizavimas
@ W: "R: \ VHDLDocument \ VHDLAnalysisAndModelingOfDigitalSystems \ FirstPart \ rgtSftMbits4.vhd": 24:2:24:3 | Visi pasiekiami paskyrimai į produkciją (7 downto 0) 6 bitų priskirti 0, registro pašalinti optimizavimas
@ W: "R: \ VHDLDocument \ VHDLAnalysisAndModelingOfDigitalSystems \ FirstPart \ rgtSftMbits4.vhd": 24:2:24:3 | Visi pasiekiami paskyrimai į produkciją (7 downto 0) 7 bitų priskirti 0, registro pašalinti optimizavimas
@ W: "R: \ VHDLDocument \ VHDLAnalysisAndModelingOfDigitalSystems \ FirstPart \ rgtSftMbits4.vhd": 13:3:13:7 | Įvedimo uosto bitų <2> įvesties (7 downto 0) yra nepanaudotų
@ W: "R: \ VHDLDocument \ VHDLAnalysisAndModelingOfDigitalSystems \ FirstPart \ rgtSftMbits4.vhd": 13:3:13:7 | Įvedimo uosto bitų <1> pirkimus (7 downto 0) yra nepanaudotų
@ W: "R: \ VHDLDocument \ VHDLAnalysisAndModelingOfDigitalSystems \ FirstPart \ rgtSftMbits4.vhd": 13:3:13:7 | Įvedimo uosto bitų <0> pirkimus (7 downto 0) yra nepanaudotų

 

[yego]

Matyt, su numeriais, deklaruojamo kaip konstantas gausite savo rezultatus, ką įspėjimai narė.Tik naudingas signalas bus pateikti dėl išėjimo linijos 3 ir 4.Poilsio bus arba sumažinta iki 0 arba niekada nesinaudojo.Tai yra dėl to, kad savo programą ir / ar nuolatinės vertės struktūra.Šiuo atveju jie dirba kartu, siekiant parengti savo produkciją.Tai turės įtakos jūsų dizainas tikrai.
IMHO kodas turėtų būti perrašytas ir įspėjimai negali būti ignoruojamas, jei žinote, ką darote.
VHDL yra tiesiog kaip C: jis ką jis pasakė daryti, o ne kas programuotojas nori jį padaryti.

Regards, yego

 

[arunragavan]

nesu Gettin bet warnins Durin sintezė ..tai dizainas ok?

Check it up ..

With Regards,
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[Impressum]

Turiu tokį patį rezultatą, kaip arunragavan Su ISE, bet su pačiu įspėjimai:

================================================== ==
* DTL analizė *
================================================== ===
Analizuojamas subjektas <rgtsftmbits4> (Architektūra <RgtSftMBits4_bhv>).
INFO: XST: 1304 - Turinys Registro <produkcijos <7>> vieneto <rgtsftmbits4> niekada pokyčiai per grandinės veikimą.Registruokitės pakeičiamas logika.
INFO: XST: 1304 - Turinys Registro <produkcijos <6>> vieneto <rgtsftmbits4> niekada pokyčiai per grandinės veikimą.Registruokitės pakeičiamas logika.
INFO: XST: 1304 - Turinys Registro <galia <5>> vieneto <rgtsftmbits4> niekada pakeitimų per grandinės veikimą.Registruokitės pakeičiamas logika.
Subjektas <rgtsftmbits4> analizė.Vnt <rgtsftmbits4> generated.================================================== ===
* DTL sintezė *
================================================== ===

Sintetina Vnt <rgtsftmbits4>.
ĮSPĖJIMAS: XST: 647 - Įvesties <input <2:0>> niekada nebus naudojamas.
Rasta 5 bitų registrą signalo <produkcijos <4:0>>.
Santrauka:
daryti išvadą, 5 D-type flip-flop (-ai).
Vnt <rgtsftmbits4> sintezės.

 

[semiconductorman]

Hi Gnudaemon,
Tik pažiūrėkite į kilpą turite raštišką ...
/////////////////////////////////////////////////
for i in vectorSize downto 0 kilpa
if (i> vectorSize - deltaM), tada
išvesties (i) <= '0 ';
kitas
išvesties (i) <= input (I deltaM);
end if;
end loop;
////////////////////////////////////////////////// / /
Manydama, kad iš naujo nėra ...tuomet tai įvykdyta ...jei norime plėsti šią kilpą ir gaus
op [7] = '0 ';
op [6] = '0 ';
op [5] = '0 ';
op [4] = IP [7];
op [3] = IP [6];
op [2] = IP [5];
op [1] = IP [4];
op [0] = IP [3];
/*****************************************;
Now I hope you get the point įrankis priėmimo ...op [7 downto 5] yra visuomet lygus nuliui, o IP [2 downto 0] yra naujesnė naudojami logika !!!!!Tai y ji buvo sujungti op laisvę [7 downto 5], žemės, o ne prijungti prie bet flip flop "ir ji paliko IP [2 downto 0] nesusijusios ..

 

[gnudaemon]

1.Žinoma, aš žinau, yra nereikalingi ženklai, kurie nebuvo naudojami mano kodas.Tiesiog įdomu, ar jis sukelia kokių nors problemų, kai perkėlimą į aparatinę įrangą.
2.Tokių kodas motyvai kartais tik keletą viršutinių bitų reikia derinti su serijos "0", kad būtų suformuota nauja std_logic_signal.

 

[Ice-Tea]

Ne, tai nesukels jokių rūpesčių.Th etool tik skaičiai, kad po signalo visada '0 'anyways, nereikia į smūgis užsiregistruoti, kad vienas.
to meet timings in some way and that the absence of he register'd cause your design to meet timing after all.

Tik taip galiu galvoti, kaip tai galėtų sukelti skirtingas elgesys, jei norite realiai tikėtis dizainas neatitinka
laikus tam tikru būdu, ir kad nėra jis register'd padaryti savo dizainą, kad atitiktų laiko po visas.

 

[gnudaemon]

Ice-Tea rašė:

to meet timings in some way and that the absence of he register'd cause your design to meet timing after all.
Tik taip galiu galvoti, kaip tai galėtų sukelti skirtingas elgesys, jei norite realiai tikėtis dizainas neatitinka
laikus tam tikru būdu, ir kad nėra jis register'd padaryti savo dizainą, kad atitiktų laiko po visas.

 

[Canoe]

Programa gali būti gera, jei taip taip:

Biblioteka IEEE;
naudoti ieee.std_logic_1164.all;
naudoti ieee.std_logic_unsigned.all;

subjektas RgtSftMBits4 yra
port (Reset: In std_logic;
CLK: In bit;
Input: į nepasirašytas (7 downto 0);
galingumas: iš nepasirašytas (7 downto 0)
)
pabaigos RgtSftMBits4;

Architektūra RgtSftMBits4_bhv iš RgtSftMBits4 yra
nuolatinis deltaM: Unsigned (2 downto 0): = "011";
nuolatinis vectorSize: Unsigned (2 downto 0): = "111";
pradėti
procesas (Reset, CLK)
pradėti
if (Reset = '1 ') then
išėjimo <= (Kita => '0 ');
elsif (CLK = '1 'ir clk'event), tada
for i in vectorSize downto 0 kilpa
if (i> (vectorSize - deltaM)) tada
išvesties (i) <= '0 ';
kitas
išvesties (i) <= input (I deltaM);
end if;
end loop;
end if;
galutinio proceso;
pabaigos RgtSftMBits4_bhv;

 

[semiconductorman]

gnudaemon rašė:Ice-Tea rašė:

to meet timings in some way and that the absence of he register'd cause your design to meet timing after all.
Tik taip galiu galvoti, kaip tai galėtų sukelti skirtingas elgesys, jei norite realiai tikėtis dizainas neatitinka
laikus tam tikru būdu, ir kad nėra jis register'd padaryti savo dizainą, kad atitiktų laiko po visas.

 

[JETSET]

Kodėl jūs tiesiog naudoti sll, SRL arba tokios operandai ir perkelti?