Problema su instancija Xilinx RAMB16 į synplify

[agump]

I instancija RAMB16 iš virtex4 į verilog šaltinis ir sintezės jį į synplify_pro.Mano naudokite Bram su uosto plotis 1.Į synplif_pro įspėjančias, įrodančius, kad uosto plotis turėtų būti 32.Aš patikrino unisim.v iš synplify ir nustatė, kad uostas yra deklaruojamas taip:
išvesties [31:0] DOA;
išvesties [31:0] DOB;
Aš modifyed šiuo pareiškia, pavyzdžiui:
išėjimas [READ_WIDTH_A -1: 0] DOA
Šis įspėjimas nedingsta.Atrodo yra problemų su synplify_pro.Aš negaliu būti tikras, kad šis.Pls pateikti keletą pastabų.ačiū.