pasidalijimą verilog

[nidahas]

Hi!

ia rašyti kodą verilog kuri apima skaidymo operator.the kodą naudoti puikiai veikia, jei aš tai patikrinti sintaksę ir modeliavimo tikslais, tačiau duoda klaidą, jeigu aš sintetina it.it sako tha Division operatation padaryti negalima.

jei somebdy gali vadovas mane, kaip vaikščioti pasidalijimas.

Any help is appreciated.

ačiū

 

[firefoxPL]

aparatūros įgyvendinimą kvadratą, jei nėra padaryta kai IPCore (arba mažos tt) galima atlikti tik su dividendų, kurie yra kelis iš 2, todėl, jei yout atlikti kažką panašausKodas

signalOut = signalIn / 4;

 

[FVM]

Skirtingai nuo kitų funkcijų blokuose, pavyzdžiui daugiklis, daliklis yra paprastai ne numanomas iš DTL įprastą kompiliatoriaus įrankius.Parallel daliklis, kaip paprastai pateikiami kaip parameterisable modulius FPGA pardavėjai, atlieka Division karto arba per takto ciklą, tačiau yra vartojančių logika ląstelių partija.Arba serijos dalytuvai gali padaryti tai su mažiau pastangų, reikia vieną ciklą laikrodžio už išėjimo bitų.

 

[nidahas]

Mano dividendai iš esmės yra kintamasis ...... ty jis svyruoja nuo 50-255