Ne dvejetainius svertinis konverteris

[aomeen]

Dear all,

Aš perskaičiau neseniai apie "Ne-binary" VPK, naudoja kondensatorius svoriai nėra lygi 2, todėl sveria pvz.: 1, 1.8, 1.8 ˛, 1.8l ir tt ...

Tokiu būdu autorius teigia, kad jis gali toleruoti klaidos daugiau nei 1 LSB, arba, kitaip tariant galite pataisyti klaidų padaryta ankstesniais sprendimais naudojant bitų perteklinis arba sutapo paiešką diapazonai

Kur yra perteklinis?ir kaip galima klaidų reikia pataisyti?
Ar kas nors supranta idėja šio?

Idėja, atrodo, šiame dokumente:

A 1.2V 10b 20MSample / s, ne dvejetainis successive approximation ADC in0.13μm CMOs
Kuttner F.
Solid-State Circuits Konferencija, 2002.Apžvalga techninių dokumentų.ISSCC.2002
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 

[purush2007]

Nors designong SAR ADC, ir baigti po spproximation registre, lyginamasis ir tt .., bet, projektavimas kondensatorius masyvo ir perjungiamieji NW pakimba ne ..Can anybody guide me dizainas komutacinius NW į prieskonių?man padėti

 

[herrgeothe]

rekomenduoti kitą papesr apie ne dvejetainiai SAR ADC

a 14b 40MS / s, atleistiems SAR ADC with 480Mhz laikrodis 0.13um CMOs

SAR ADC algoritmus redunancy

tik google juos ... ir sėkmėsaomeen rašė:

Dear all,Aš perskaičiau neseniai apie "Ne-binary" VPK, naudoja kondensatorius svoriai nėra lygi 2, todėl sveria pvz.: 1, 1.8, 1.8 ˛, 1.8l ir tt ...Tokiu būdu autorius teigia, kad jis gali toleruoti klaidos daugiau nei 1 LSB, arba, kitaip tariant galite pataisyti klaidų padaryta ankstesniais sprendimais naudojant bitų perteklinis arba sutapo paiešką diapazonaiKur yra perteklinis?
ir kaip galima klaidų reikia pataisyti?

Ar kas nors supranta idėja šio?Idėja, atrodo, šiame dokumente:A 1.2V 10b 20MSample / s, ne dvejetainis successive approximation ADC in0.13μm CMOs

Kuttner F.

Solid-State Circuits Konferencija, 2002.
Apžvalga techninių dokumentų.
ISSCC.
2002

 

[safwatonline]

Manau, kad tai kaip Konvejerinio ADC, stengiamės klaidos kiekviename mėginyje toleruotino kol ištaisyti