mišrių signalų IC?

T

triquent

Guest
mes galime aptarti kažką mixed-signal IC?Man buvo pasakyta, kad mišrios signalo ICs yra derinys skaitmeninio ICs ir analoginiai mikroschemos dėl viename luste.Taigi paprastai, kaip sukurti mišraus signalo ICs pramonės?

<img src="images/smiles/icon_biggrin.gif" alt="Labai laimingas" border="0" />
 
Te wszystkie taśmy, siłowniki, rękojeści, pokrętła to zaawansowany system pozwalający na pełną stabilizację lustrzanki cyfrowej. Dzięki bardzo bogatej regulacji możliwe jest dopasowanie sprzętu do potrzeb fotografa, albo filmowca. Chameleon DSLR Rig powstał w Szwecji. Sprzęt kosztuje niemało, bo aż 3500&#160;&#8230; &lt;a href="http://www.frazpc.pl/aktualnosci/576431,To-co-to-zaawansowany-system-stabilizacji-dla-lustrzanki-cyfrowej.html"&gt;Continue&#160;reading&#160;&lt;span class="meta-nav"&gt;&#8594;&lt;/span&gt;&lt;/a&gt;

Read more...
 
sumaišyti signalo paprastai, kai yra mišinys skaitmeninių ir analoginių signalų: pavyzdžiui, PLL, tiek kvadratinių skaitmeninio bangų ir be bangos,
tas pats su duomenų konverterio ir taip toliau.taip pat lustas gali turėti analoginiai skyrių ir skaitmeninės logikos skyrių, todėl jie yra sumaišyti signalus.

 
taip mišraus signalo grandinėms reiškia specialius tipo grandines.pvz ADC, DAC ar PLL kaip pavadinti.Kai projektavimo tokio grandines, jūs projektavimas maišyti signalo grandinėms.Bet aš rasiu ADC arba PLL įtraukti į analoginių grandynų knygas.
Taip pat galite pateikti pavyzdį apie lustai, kurie turi analoginiai skyriuje ir skaitmeninis skyrių?
ačiū.
Puppet1 rašė:

sumaišyti signalo paprastai, kai yra mišinys skaitmeninių ir analoginių signalų: pavyzdžiui, PLL, tiek kvadratinių skaitmeninio bangų ir be bangos, tas pats su duomenų konverterio ir taip toliau.
taip pat lustas gali turėti analoginiai skyrių ir skaitmeninės logikos skyrių, todėl jie yra sumaišyti signalus.
 
I think maišyti IC yra ateities,
nes ji naudojasi tiek skaitmeninių
ir ananlog.

 
Triukšmo izoliacija yra svarbus klausimas, mišri režimu lustą.Turite veido krašto ir smulkiomis susitarimą problemų.ESD dizainas yra didelis iššūkis, taip pat.

 
Sąsaja grandinių, tokių kaip USB PHY, IEEE-1394, DVI ir LVDS yra geri pavyzdžiai mišrių režimu signalų mikroschemos.

Jei SOC yra ateityje, mišri režimu signalas bus raktas.

 
PLL yra mišrus signalo IC, nes galima teigti, kad LC VCO yra analogas grandinės, kad daliklis į PLL yra skaitmeninės mokestis siurblio analogas,
o fazės detektoriaus yra skaitmeninis.

Taip pat signalai yra analoginių ir skaitmeninių per PLL, nes kai kurie yra aikštėje, kai kurie sinusoidinės.

pavyzdžiui labiausiai grandinių naudojant kvadratinių bangų, yra pereiti būtų skaitmeninis, o tas, kuris sustiprina būtų analogas.

ar kad ji taps aišku jums dabar?

 
Dirbu mišraus signalo Soc.

Iššūkių faktiškai Pakaks fab.bet ne dizainas.

Intel valdytojas teigė, kad SoC yra mirę mėsa dėl brangumo, o TI pabandykite visi jie gali kovoti atgal.

 
"Intel" turi mažai experence analoginiai ic, todėl, jei Ti nori laimėti intel ir skaitmeninės suvartoja srityje, mixed-signal IC yra labai svarbu kovoti su "Intel".

 
Labas

Pagrindinis uždavinys yra išdėstymu ... Jūs labai atidūs, kai pateikimas bloko ypač jautri analogas blokų (VCO) .....

 
I
don't know much, išskyrus tai, kad mišrus signalo dizaineriai dėl didelės paklausos šioje (rūšies) vangus hi-tech pusiau pramonei.

 
Sveiki, mes negalime suprasti, kodėl ESD deisgn pat vaidina
svarbų vaidmenį maišyti signalo dizainą?

 
O ne grynai analoginis ar skaitmeninis dizainas, grandinės ir dizaineris išdėstymo projects rasite daug sunkumų mišraus signalo dizainas.

 
kiekvienas gali kalbėti apie procedūros desinging mixed_signal grandines.
ex.visi mixed-signal IC yra sukurta kaip visiškai klientui grandines?ar skaitmeninis dalis bus skirta kaip AGRINDINĖS, naudojant daug įrankių.

 
mano patirtis apie mišrių režimu IC yra galia kalboje chip, ją sudaro DAC12bit, rc OSC, lvr, rom, ram, 8 / 4 bitų MCU .....
ttschematinis priemonę: visas įkurtas workview (schematinis įrašas priemonė)
Skaitmeninio modeliavimo įrankis: ModelSim arba nc-verilog (analoginių dalių naudojimas verilog modelis)
Analoginė modeliavimas įrankis: hspice
debuging įrankis: Debussy

 
Bendro nuomonė yra ta, kad SoC yra kinda kvailas ir paprastas Naprzykrzać žodį.Tai tikrai dificult ir brangu kartais sujungti tam tikrus blokus.Tik bandyti daryti didelės spartos skaitmeninės kai padoraus tikslumo ADC, ir didelės spartos skaitmeninės I dont tai Pentium IV, bet tik kelis paprastus buferius.Bye bye ADC.Jei yra brangios ir srities disappaers į apsaugos žiedus ir triukšmo atsiejimo.
Taigi, neįmanoma pasakyti šiuo momment kad Soc yra ateities.Galima neabejotinai įtrauktas į tą pačią lusto kartais analogine ir skaitmenine, tačiau likusį laiką aš thnk smart pakuotės yra daug geriau.

 
gali kas nors įvesti ESD mišraus signalo dizaino, ypač ADC dizainą?
thx

 
i
don't know about ADC ESD protection bet patikrinti šios:

http://www.ewh.ieee.org/r5/denver/sscs/Presentations/2003.04.Wang.pdfParašytas po 2 minučių:apie SOC

yra du skirtingi vairuotojai:

akademinės nori integruoti ir kad viskas viename luste, nes profesoriai kaip padaryti naujus pasiekimus ir integracija leidžia jiems žinomų - pažvelgti į single chip CMOs radijo - tai vyksta jau metai ....

Dabar pramonė dabar darai sistemos paketą - mišriam rf, analoginių ir skaitmeninių SOC nėra prasmės, yra brangesni ...

 
Lygiai whap marionetė pasakė.Akademijos turi laiko ir jie nori kažko naujo ir įdomaus bet kokia kaina.Jie taip pat labai gera patirtis, geriausia gal.Jie gali žaisti su ko, nevykdymas nėra problema, tai kaip mokslo darbus.
Iš kitos pusės pramonė turi 2 pagrindines problemas: pinigus ir laiką į rinką.Be to, ne visos kompanijos, ten yra puikus analogas dizainerių.Jie nori tai daryti greitai, visų pirma, ir pigus (pigiai ir greitai ateis toghether dauguma iš karto, nes sąnaudos dizainas yra didelis).Jie negali sau leisti prarasti 5 metai kaip doktorantai optimizuoti vieną grandinę.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top