maišyti dizaino grotelės ispLever

[davorin]

Kadangi ispLever bazės 4,1 nepalaiko mišrių kalba dizaino ..

Kaip aš galiu įtraukti VHDL procesoriaus branduolys pavyzdžiui į Verilog dizainą?

 

[lucbra]

Aš ne išbandžiau, bet jie man pasakė sudaryti VHDL ir Verilog failus atskirai, pastatyti Edif Netlist, ir po to kurti kartu.

 

[davorin]

Na .. vienintelis būdas atrodo per synplify pro .... bet kas gali sau tai leisti anyway?(o;Ar galima importuoti kelias Edif subdesigns į ispLever?

 

[eBond]

Taip jis
doesnt support mišrus būdas, tačiau galite naudoti anyother priemonė pirmieji žingsniai kaip Aldec arba Rivera ..jei jums reikia programinės įrangos lemm žinoti ir ir kai Edif daroma tada galite pradėti naudoti grotelių ispLEVER 4,2 arba preffered 5 ..thatsis gera paprasta priemonė ...
performanceis awesome
Bond

 

[davorin]

eBond rašė:

Taip jis doesnt support mišrus būdas, tačiau galite naudoti anyother priemonė pirmieji žingsniai kaip Aldec arba Rivera ..
jei jums reikia programinės įrangos lemm žinoti ir ir kai Edif daroma tada galite pradėti naudoti grotelių ispLEVER 4,2 arba preffered 5 ..
thatsis gera paprasta priemonė ...

performanceis awesome

Bond