kaip man daryti?

F

floatgrass

Guest
Rašau RTL verilog kodas yra kodu atminties, jei aš naudoju dizainas Analyzer kaupti,, nes esu sakė, kad memeory negali būti kaupiama įrankiai.Taigi kaip man daryti?

 
Paprastai atminties cann't būti rengiami nuo RTL verilog kodas.Jis pateikė atminties pardavėjas.artison yra atminties įrankiai generuoti FIFO, SDRM ir tt įrankiai gali sugeneruoti RTL verilog VHDL kodas modeliavimas.Synopsys db formato failas naudoti tiesiogiai PDF formatu, ........

 
jei aš kaupia atmintį, taip, kaip man elgtis su juo projektavimo analizatorius?
I izoliuoti, kada kaupti? ir kaip susidoroti firminį skaityti / rašyti logika ir laiko modeliavimas?
Aš negaliu suprasti?

 
U gali paprašyti UR projektavimo paslaugų įmonė arba atminties kompiliatorius generuoja vieną. DB arba. Lib šios atmintis makro elementų.Jo darbas yra toks pat kaip UR standartas ląstelių. BP.
Tai. DB arba. Lib įtraukti dizaino taisyklė, laiko informacijos, PIN vairuotojas / apkrovos.Tad ir gali susieti šią biblioteką su UR RTL kodą.

 
Mano pageidaujamo methogology yra naudoti įvynioklis atminties.Šitas
įvynioti numatyta generic sąsaja (I / O), kaip reikalaujama pagal savo dizainą.
Tada galite sukurti bent du atminties lib.
1) Elgsenos: Tai yra RTL įgyvendinimo atminties.Naudoti ją
vystymosi metu, nes jis yra daug greitesnis.
2) Tiekėjas modeliai: Tai atminties modelį, kurį gaunate iš
ASIC pardavėjas.Jūs naudojate tą patį pakuotės ir tiesiog jėga neaktyvus
signalus, kad nereikia ant pardavėjo modelio viduje pakuotę.

Kaip matote viršuje modulis du modeliai turi tas pačias inteface.
Taigi įgyvendinant elgesio ir pardavėjas modelių saparate libbraries
vienas tiesiog pasirinkti prieš modeliavimo biblioteka eiti greičiau arba padaryti
laikas modeliavimas.Taip pat labai naudinga, jei turite daug pardavėjai pabandyti.

 

Welcome to EDABoard.com

Sponsor

Back
Top