Kaip generuoti 50MHz laikrodis Altera Stratix II

[y7wu]

Hi there,

Mes stengiamės sukurti 50MHz stačiakampės bangos signalo laikrodis Altera Stratix II Siųsti off-board lustas.

Kaip mes darome tai dabar naudoja laive 100MHz kristalų laikrodžių osciliatoriai ir įgyvendinimo, naudojant šių VHDL blokas.kur in_clk yra 100MHz kristalų laikrodžių osciliatoriai, ir wave_clk yra produkcija (tariamai 50MHz stačiakampės bangos signalo)

Architektūra square_wave iš square_wave_test yra
signalas wave_clk: std_logic;
signalų skaičius: nepasirašytas (2 downto 0);
pradėti
procesas (in_clk)
pradėti
jei rising_edge (in_clk), tada
wave_clk <= ne wave_clk;
end if;
galutinio proceso;

procesas (wave_clk)
pradėti
jei wave_clk = '1 'tada
out_pin_array <= "11111111111111";
kitas
out_pin_array <= "00000000000000";
end if;
galutinio proceso;
pabaigos square_wave;

Problema ta, kad mes vis signalo thats nepatinka stačiakampės bangos ne visi.(žr. pridėtą nuotrauką).

Mes įtarti 100MHz generatorius (kuris yra sine wave) negali atkartoti aukštesnio dažnio komponento stačiakampės bangos.

Jis taip pat galėtų būti mūsų zondas, bet mūsų zondas pralaidumo 500MHz (Agilent 10073C) žr
http://www.home.agilent.com/agilent/product.jspx?nid=-536902770.536879135.00&cc=US&lc=eng

todėl mes sprendimą iš zondas, kaip galimą problemą.

Kaip generuoti 50MHz stačiakampės bangos signalo laikrodis?Tai geriau, jei mes naudojame PLL, bet wouldnt kad generuoti sinewaves taip pat?Kaip man sužinoti, ar produkcija PIN galima perjungti tokio aukšto dažnio?

Ačiū.
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[FVM]

Norėdami atsakyti į pirminį klausimą, galiu pasakyti, kad jūsų kodas generuoja 50 MHz, kvadratinės bangos prie išėjimo.Signalas nebūtų iš esmės skiriasi, kai naudojamas PLL su speciali laikrodis produkcija.Nukrypimai matomas ekrano yra susiję su FPGA išorinės grandinės ir zondo elgesys, o ne apibendrinti logika.

Keli punktai neaiškūs Jūsų žinutė: Kas osciloskopu spartos?Koks išorės pėdsakus ir (galbūt kabelio) ilgis prijungtas FPGA produkcija PIN?Jei išorinis pėdsakus ar kabelis yra, kur yra zondas prijungtas?Kuris IO-standartinis ir srovės stiprumo yra pasirinktas išėjimo?Pildėte 10073C žemės durti ar standarto pagrindu šviną?

Norėčiau abejoti apskritai, kad 50 MHz clock gali būti tiksliai pateikiamas su pasyvaus didelės varžos zondas, bet jis turėtų atrodyti geriau, kaip parodyta.Tai gali būti dėl papildomos apkrovos (zondas jau reiškia 12 pF) ne PIN netinkamas ir zondas žemės ryšį.Jūs visada turėtumėte naudoti žemės durti už nesutrinka greitai signalų matavimus.

Kaip speciali vieta, signalas unsymmetry reikia paaiškinimo.Manau, tai gali būti dėl unterminated pėdsakus arba kabelių krovinį kartu su šiek tiek nesimetrinis išvesties įrenginys jėga.Aš negaliu nuspręsti, ar Ripple iš linijos atspindžių ar skambėjimo sukelia zondas žemės švino.Taip pat kitų grandinė gali būti sujungta su PIN.

 

[y7wu]

Osciloskopu pralaidumo 500MHZ, (Agilent MSO6054A su 4GS / s).Nėra išorinių pėdsakus, ty zondas yra tiesiogiai prijungtas prie išėjimo PIN valdybos.
zondas kabelio ilgis 1.5m

IO-standartas yra 3.3V (LVTTL), šiuo metu koncentracija yra nežinoma (tai ką aš galiu priskirti programinės įrangos?)

Aš naudoju standarto pagrindu švino ir aš tuo durtuvu ir gavo geresnius rezultatus.Prašome atsižvelgti į naują įkelta vaizdas atrodo.

Jeigu, kaip Jūs paminėjote, kad 50MHz clock negali būti atkuriami tiksliai su didelės varžos pasyvus zondas.Kokios zondas turėčiau naudoti?Aš ketinu būti analizuojant didelės spartos skaitmeninio signalo aikštelė.turėčiau pirkti osciloskopu logika zondas (ty Agilent zondas 54620-68701).Kokios zondas patartumėte gauti geras ženklas?

Thank you so much.Kaip aš galiu suteikti jums kreditą už pagalbą (ty padidinti Pagalba count)Skelbimas po 1 minučių:Naujas užfiksuoti su žemės durtuvas
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[FVM]

Labas,

Mes artėja prie problemos.6054A turėtų būti greitai, paprastai pakankamai greitai, kad būtų rodomas sakė signalą, taip pat pasyvus zondas su žeme durtuvas turėtų duoti rezultatų sufficiant tikslumą daugeliu atvejų.Dabar, kaip jūs efektyviai didinti zondas pralaidumo pašalinant švino induktyvumą, galite pamatyti daugiau informacijos apie signalą.Dabar galite beveik "matyti" iš squarewave nukrypimai kilmė.Yra tikrai mažesni 1ns plotis teigiamų impulsų tiek perkeliant signalas signalas kraštus.

(SSO) or to use an older term ground bounce
.

Tai pulsas, greičiausiai susijusi su simulaneous perjungimas triukšmas
(SSO) arba naudoti senesni terminas
"antžeminės Bounce.Tiesiog pabandykite išjungti kitų rezultatų iš jūsų out_pin_array išskyrus tyrinėjo vienas ir žiūrėti skirtumą.

Priežastis yra srovė į žemės smeigtukai per išėjimo perjungimas, didėja įjungtų rezultatų skaičių.Poveikis gali sukelti visiškai neveikia kai kuriais atvejais dizainas.Tam tikra prasme, ji taip pat priklauso ir PCB savybės ir pakuotės matmenys.Su Stratix II, ji turi būti iš esmės tik dėl BGA pakuotėje su žemės Pins aikštelė.

Dabartinis stiprumo parametrai, gauti PIN-planner arba perleidimas redaktorius taip pat veikia SSO atitinkamai žemės Bounce.Nustatymas pagal nutylėjimą yra didžiausia, tačiau turi būti sumažintas iki mažesnės vertės už labiausiai FPGA išėjimai į mano nuomonę.Tai faktiškai yra tapatus nustatymas serijos nutraukimas dėl išėjimo PIN, abu variantai naudojant lygiagrečiai tranzistorių skaičių kiekvienoje produkcijos.Taip pat galite pabandyti įtakos išėjimo signalo.Kaip pirma vieta, mažesni einamieji koncentracija galėtų padėti pasiekti geresnį signalo kokybę skirta off-board ryšys.

Mano mėgstamiausia zondas turėtų būti 1156A aktyvus zondas, arba pigesnių trečiosios šalies produktą.Pat 500 omų varžą zondas duoda gerą signalo kokybę mažo impedanso išėjimai.

Galiausiai, aš ne persekioti taškų.Manau, kad variantas yra kažkur profilis tab.

Linkėjimai,
Frankas

 

[echo47]

Maždaug kiek yra PCB pėdsakas tarp FPGA PIN ir išvesties jungtis?Jums gali pamatyti kai signalo atspindys sąveikauja su FPGA išvesties pilnutinės varžos.

Kaip FVM siūloma, varžą zondas veikia labai gerai, nes jos mažos sąnaudos talpos.Ji gana mažas įėjimo varžos, tačiau that's ok daugelyje skaitmeninių schemų.Štai geras naminį versija:
http://www.emcesd.com/1ghzprob.htm

Nice FET zondą ar diferencialas zondas yra labai patogu, taip pat, bet jie yra gana brangus.

 

[y7wu]

Hi there,

I ¹ jungtas kitų rezultatų ir iš tiesų ima signalo forma, tobulinti!Aš tikrai turi ačiū už pėsčiųjų mane per derinimo procesą.Tikiu, kad naudojami stačiakampės bangos.

Atsakyti į jūsų klausimą echo47, FPGA ir išvesties jungtis atskirti maždaug 2 cm.

Noriu pirkti kai zondai.1156A yra gana brangus, bet aš paklausti, ar mes galime gauti per aplinkui.Ar turite mažesnę kainą alternatyva ne jūsų galvos viršaus?

Ačiū už tai rodo varžą zondai.Aš peržiūrėti juos taip pat.

Thank you guys very much!
(beje aš pridedamas signalo aš nelaisvę kartu su kitais rezultatais neįgaliesiems)
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[FVM]

Likęs signalo iškraipymų gali būti dėl zondo poveikis.Štai kodėl aš sakiau, ji gali greičiausiai nebus tiksliai atgaminti su pasyvaus didelės varžos zondo.Naminis varžą zondas, kaip siūloma, galėtų būti paprasta alternatyva.Atsižvelgdama osciloskopu su 50 omų pirkimo, jūs, žinoma ommit 50 omų apkrovai iš krypčių, mažinant varžą zondo iki 50 omų įkalbinėti kabelis su maža ≈ ≈ 450 ar 950 omų rezistorius prie vieno galo ir BNC ne kitas.500-1 GHz FET zondai yra iš skirtingų gamintojų, taip pat naudojama Tektronix arba "HP" FET zondai yra už burės "eBay" ir elektroninės perteklius.

 

[muralicrl]

Hi Friend,

Jūsų VHDL kodas kvadratas yra labai teisingas.Bet savo dizainą, ką turite būtinai, nes turite reikalų su aukšto dažnio 100M ir 50M kaip jie turi būti nagrinėjami kartu su FPGA throuhg skirta laikrodis ir laikrodis rezultatus tik.
Įsitikinkite, tai ir patikrinkite tai.Aš pats daug kartų patyrė.

Gerai, jei jums reikia daugiau informacijos, nedvejodami kreipkitės į mane.

Linkėjimai,
N. Muralidhara
MSRS, CRL-BG

 

[FVM]

Noriu aiškiai prieštarauja naudoti skirtų laikrodis produkcija čia būtinybė.Kaip tik privalumas, kad speciali laikrodis išėjimo vėlavimas yra veikiami šiek tiek mažesnis variantus.Taigi, jei dizainas tapo labai trumpas laiko pabaigos, susijusių su produkcija, tai gali būti prasmingas.Atveju PLL laikrodis, galbūt norėsite padidinti saugojimo laikas duomenų rezultatus, susijusius su laikrodžių gamyba, kuri galėtų būti dar viena priežastis naudoti skirtų laikrodžių gamyba.

Pažymėti signalas nukrypimų nėra susijęs su galimais pasirinkimo skirta laikrodis produkcija visuose.

 

[muralicrl]

Labas,

Siųsti gautų laikrodis per tam skirtą laikrodis iš kaištis su FPGA.

Jei Jums reikia daugiau informacijos, nedvejodami kreipkitės į mane.

linkėjimai,

N. Muralidhara
MSRS, CRL-balta