ir Allias

[master_picengineer]

Kas yra atributas ir allias į VHDL.
Prašome pateikti pavyzdį.
Ar šių instrukcijų pripažintas sintezė įrankis kaip DC?
Ačiū

 

[avimit]

Atributas suteikia informacijos apie VHDL objektus, tokius kaip signalai.
Kai kurie iš jų yra synthesizeable pavyzdžiui, 'left' right 'ilgio, o kitos ne, pavyzdžiui, "atidedamas" įvaizdį.
Alias yra kitas pavadinimas, suteiktas signalas "perskaityti".Aš manau jie bus ignoruojamas sintezės priemones.
Kr
Avi
http://www.vlsiip.com [/ img]

 

[master_picengineer]

Dėkoja Avimit.
Į sveikatą,
Master_Pic_Engineer