FPGA Kaisčiai atidaryti

G

grandin

Guest
kas atsitinka, kai indėlio į FPGA Kaisčiai yra atvirosios grandinės ir i
žr. kodas yra buferio prie signalo tada poslinkio registrai ir tt?kaip indėlio į gydyti?

 
Neįvedėte pasakyti, kuris FPGA arba kaip įvesties sukonfigūruotas.Jei pirkimo kaiščio yra naudojamas viduje, tai tipiškas FPGA įvedimas yra labai didelė varža, todėl signalas bus plūdę.Jūs kvėpuoti į ją ir ji tikriausiai pakeisti valstybės.Jis gali pasiimti triukšmo arba sunaudoti papildomą galios per.Kai FPGAs teikti konfigurowalne pullup arba išplečiamojo varžai dėl sąnaudų kaiščių.

Jei šaltinis yra unrouted, tačiau paprastai paleidžiama automatiškai vidaus silpnai išplečiamojo arba pullup.Konsultuojasi su duomenų lapą.

 
Gerai Lemme paaiškinti situaciją.Aš turintys Analog Devices Eval valdybos sudėtyje Xilinx virtex II FPGA lustas.Ši valdyba posėdžiauja kaip duktė laive ADC Eval laive, kuris yra duomenų siuntimą / laikrodžiai į FPGA lustas.Į FPGA laive gali būti konfigūruojamas su daugeliu ADC Eval lentos ir todėl turi keletą signalų, kurie
doesnt prisijungti prie ko nors su mano dabartinis ADC laive.

Taigi tai LVDS signalo (nutrauktas naudojant 100ohm rezistorius), kuris yra siunčiamas į FPGA lustas.ADC Eval lenta
doesnt siunčia šiuos signalus ir todėl jis yra atviras.Kai aš patikrinome kodą į FPGA lusto jis

IBUFDS_LVDS_33 lvds_data_ibufo (. I (A_p). IB (A_n). O (A)); kaip vieną iš ataskaitų buferio į LVDS duomenis.ir matau, kad UCfile grynojo buvo paskirtas Kaisčiai
NET "A_p" LOC = "D1" | IOSTANDARD = LVDS_33; Taigi aš, kas nutiks čia.

 
Ok, virtex II su kintamomis differential input.
Štai atitinkamą pranešimą iš Xilinx atsakymo duomenų bazės (labai naudingas išteklius):
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=11510

 
ačiū!kad tikrai išradingas.Ok There is something else i norėjau paklausti.mes manome, kad siuntimo dvi viengulės baigėsi signalus tiems 2 kaiščių ir FPGA lustas.taigi mes pašalinome varža tarp LVDS kanalai.ir minties reprogramming mikroschemą įtraukti šiuos vienintelio baigėsi signalus.Bet tada supratau, man nereikia tuos signalus.

ir FPGA lustas turi originalią programą, kurioje jis tikisi šių dviejų kaišteliai būti LVDS duomenis ir turi LVDS buferio dėl įvedimo ir kai kurių poslinkio registrus.bet mes turime dvi viengulės baigėsi signalus į jį.

1) nėra duomenų, atvykusių per tas vienu baigėsi kanalus tačiau kodą į FPGA lustų neturi įtakos, kaip ateinančių duomenys tvarkomi (yra kontrolės bitų, kurie pasirenka šiuos duomenis, kai didelis, ir mano atveju jos visada mažai, todėl ji
nedaro Ką gi šie duomenys yra).todėl nustatytą kaiščių kaip LVDS ir prijungti juos prie vienos baigėsi ketina sukurti problemą, net jei ji
nedaro įtakos duomenų / vėlavimą.

Žinau, kad galiu apibrėžti kaiščių priimti lvcmos ir naujos logikos lygius, bet norėjo žinoti apie šią problemą ....

 
Jei neviršija LVDS įėjimo įtampa spec, tada turėtų būti gerai.
Žr virtex II duomenų lapo skyriuje "LVDS DC specifikacijos (LVDS_33 & LVDS_25)"

Taikant nesąmonė signalų įvedimo turėtų būti nekenksmingos, nes jūs ignoruoti LVDS imtuvo išvesties.

 
Aha!ačiū.Aš naujo lygiai kaip lvcmos33 tik būtų saugus.tik šiek tiek sudėtingumo, visi tie DC specifikacijos nutraukiant rezistorius 100 omų, todėl su ne dabar, tai, kas vyksta su sąlygomis?

 
Ne visi iš jų.Rezultatus pasakyti 100 omų, o ne sąnaudas.Tiekimas
don't care, ką terminacijos įdiegti ne luste.

 
oh yeah, thanks again!dabar tai dabartine situacija Man, viena iš kaiščiai yra atviras, o kitas 0-2.4V signalo.jei tai ne problema jis manęs išgelbėti daug važtaraščius.Žinau, jos ne teisę, bet padaryti pradinio bandymai, turėtų būti ok.

 
Jeigu jūsų projekto ignoruoja šių sąnaudų kaiščių,
o jūs nesate viršija jų elektros reitingai, tuomet nereikės.

Jei norite gauti daugiau oficialaus atsakymo pateikti Xilinx WebCase ir laukti dieną ar dvi.Laikykite savo klausimą trumpus, paprastus ir aiškius, arba gali gauti blogos atsakymą.
http://www.xilinx.com/support/clearexpress/websupport.htm
Paskutinį kartą redagavo echo47 01 rug 2005 9:12; edited 1 kartą iš viso

 
yep Thanks a lot!ir galite temme apie programavimo FPGA lustas.yra Xilinx promenadzie su juo taip pat.Suprantu kartos DRESAS failą iš bitų failą ir Flash promenadzie yra programuojamas su bitų failą.Į JTAG / Serial būdas, man pridėti įtaisų arba jie yra aptinkama automatiškai ir aš tiesiog paspauskite dešiniuoju pelės klavišu ir programos flash prietaiso?

 
Deja, aš neturiu daug patirties su PROMs.Gal po naują klausimą, į šį forumą.

Aš paprastai naudoti netoliese mikroprocesorių siųsti Xilinx BIN failą (tai yra BIT failą atėmus antraštė) į FPGA per vergais serijos arba lygiagrečiai režimu.Kartais aš naudoju poveikį siųsti BIT failo tiesiai į FPGA per JTAG.

 
Geras net tiesiogiai siųsti bitų failą į FPGA lustas naudojant Impact priemonė, pavyzdžiui, į JTAG konfigūracijos režimas, mes turime pridėti įtaisas arba jis automatiškai atpažįsta, nes jie yra varomi?Ir tiesiog paspauskite dešiniuoju pelės klavišu ir programa?Tai pirmas kartas, kai ir taip begalinis sąrašas klausimai

 
Aš Baigiasi Impact 7.1 Win2k.Prijungti mano Paralelus Kabelinė IV mano projekto (pavyzdžiui, Xilinx plėtros taryba), tada paleisti Impact.Ji prašo keletą klausimų, pasirinkti dalykai kaip "naują projektą", "sienos nuskaitymo režimas" ir "automatiškai prijungti prie kabelinės televizijos".Tada ji automatiškai aptinka visus JTAG įtaisų projekto ir rodo diagramoje į JTAG grandinėje.Aš dešiniuoju pelės mygtuku spustelėkite luste Noriu programos, spustelėkite "priskirti naują konfigūracijos failą", ir pasakyti, vardas mano BIT failą.Ir aš paspauskite ją dešiniuoju pelės klavišu ir vėl pasirinkite "programa".

Tai daug paspausdami.Aš norėčiau į komandų eilutę, todėl aš paprastai sukurti Impact partijos byla.Tada viskas, ką aš turiu padaryti, tai tipo "go" ir mano FPGA gauna sukonfigūruotas.

Jei jūsų projektas yra JTAG prietaisą, kad poveikio nepripažįsta (pavyzdžiui, Analog Devices DSP lustas), jums reikės rasti ar sukurti nedidelį BSD failą, pasakoja Impact kaip "apeiti" toks prietaisas.Pamiršti, kaip tai padaryti, bet tai nėra sudėtinga.

Tam tikru momentu, kad JTAG grandinės atrodys atgal.Aš pamirštu, kai tas įvykis, bet pasiruošti, kad little surprise.

 
Aš pabandykite atsisiųsti programą .....jie dont webcase teikti techninę paramą studentams

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top