FIFO18

[choonlle]

Be Xilinx FIFO dizaino, kas yra priežastis, naudojant sinchroniškai Reset 3 CLK ciklai?

 

[echo47]

Jis turbūt sutaupyti šiek tiek FIFO, vamzdynų, arba patobulinti greitis silicis.

Žodžiai iš virtex-5 vartotojo vadovas:Reset
Anuliuoti yra asinchroninis signalas Multi-Rate FIFO, ir sinchroninis Sinchroninių FIFO.
Anuliuoti turi apginti tris ciklus iš naujo visas skaityti ir rašyti adresu skaitikliai, inicijuoti ir vėliavas po maitinimo iki.
Anuliuoti nėra aišku atminties, taip pat nėra aišku, produkcija užsiregistruoti.
Kai Reset įteisintas Aukščiausiosios, tuščios ir ALMOST_EMPTY bus nustatytas 1, visapusiškai ir ALMOST_FULL bus nustatomas į 0.
Reset signalas turi būti aukšto lygio bent tris skaityti laikrodžio ir rašyti laikrodžio ciklus, siekiant užtikrinti visų vidaus narės iš naujo, kad teisingas reikšmes.
Per RESET, RDEN ir Wren turi būti laikomi mažos.

 

[choonlle]

Kodėl jums sakė, kad turbūt sutaupyti silicio, gerinti greitis?Kas yra priežastis?

 

[echo47]

Dauguma konvejerinės sistemos nepatogu Reset sinchroniškai, reikalaujantis papildomo kombinatoryczne logika.Tai neracionalaus įtraukti logika, kuri yra retai naudojamos (pavyzdžiui, tik po įjungimo).Extra logika naudoja silicio ir gali sumažėti maksimalus Clock Rate.Xilinx dizainerių tikriausiai rado būdą supaprastinti Reset logikos leidžiant daugiau reset pulse propaguoti lėtai per FIFO vamzdynas.

That's just my guess!