Ar galima turėti ir pločio santykis mažesnis kaip 1 analoginis grandinės projektavimo, ty W <L

S

shrikant_joshi7

Guest
Aš projektavimas pelną padidino Operational Amplifier Cadence, kuris turi pelną, 76dB, bet daugelio tranzistorių W / L santykis
 
taip, minimali vertė W, yra 120nm ir 90nm technologija Cadence gpdk90.I m naudojant 120nm plotį ir 800nm ​​ilgio kai transistors.Is, kad tikslinga naudoti šį labai aukštą vertę ilgio L = 100nm.
 
I m naudojant 120nm plotį ir 800nm ​​ilgio kai transistors.Is, kad tikslinga naudoti šį labai aukštą vertę ilgio
Taip, visiškai ok! Kai imitaciniai modeliai turėtų jus perspėti, jei norite naudoti per didelė (ar per maža), kraštinių santykis, nes sim. modelis tada neturėtų būti pakankamai tiksli, bet tai paprastai taikoma abu) 20:1 ≦ W: L ≦ 01:20.
 
Ar būtina imtis pločio ir ilgio vertes būti kartotinis įsipareigojimų nevykdymo minimumo value.eg numatytąjį W = 120nm ir ilgis = 100nm gpdk90, tada mes galime priimti iki 140nm vienodo MOS plotį arba ji turėtų būti arba 120 / 240/360 .......
 
Ar būtina imtis pločio ir ilgio vertes, turi būti kartotinis įsipareigojimų nevykdymo mažiausią vertę
Ne, nebūtina - galite imtis jokios vertės * ) aukščiau. * ) maketo tinklelį detalumo nustato mažesnę ribą rezoliucija .
 

Welcome to EDABoard.com

Sponsor

Back
Top