įvesties ir išvesties declaraion kaip sveikasis į verilog

[Mkanimozhi]

Labas,
Į verilog mes paskelbti įvesties ir išvesties kaip sveikojo skaičiaus, jeigu mes į, kaip paskelbti, atsakyti man kas nors.kanimozhi.m

 

[rberek]

Įvesties ir išvesties modulių yra laidų arba registrus.Ne tarpais.

Užduotys gali būti sveikasis sąnaudas, bet ne synthesizeable.rb

 

[cherukukeshav]

labas,

Pagal mano žiniomis net yra synthesizable ir inferr 32bit registre.
Pls Patikrinti ir atnaujinti ..

Keshav

 

[rberek]

Kaip suprantame, net yra synthesizeable, bet negali būti naudojamos apibrėžti įvesties ir išvesties modulių.Tik vielos reg ir Inout, ar "logika", jei sistema Verilog, gali būti naudojami uosto apibrėžtis.

Aš ką tik bandė apibrėžti uosto kaip visumą ir ne darbo Synplify Pro.

Tačiau, jei jis dirba jums, aš būti suinteresuotos žinoti, ką sintezė įrankiu jūs naudojate.

rb

 

[teja321]

Išbandykite

įvedimo [31:0] signal_name;
produkcijos sveikasis signal_name1;