Xilinx8.2 klaidą Place & RouteSimulationModel-60p apdovanojimas

[icecream]

Esu naujas į FPGA dizaino srityje - Nesu labai įdomu, bet mes jį vieną privalomą subjektui apie kolegiją.Žemiau yra kodas Mano VHDL program.Elgsenos modeliavimas veikia gerai, po vieta ir būdas imitavimo modelis buvo sukurtas sėkmingai, bet kada galiu sukurti bandymų stende signalo po vieta ir būdas modeliuoti ir imituoti nori, aš turiu šią klaidą:KLAIDA: Simulator: 29 - nuo 0 N: Nepavyksta rasti hierarchinių vardas\ Y <1> / OUTPUT/OTCLK1INV.Be šios klaidos, suvestinės ataskaitos yra du įspėjimo msg's:ĮSPĖJIMAS: XST: 737 - Iš viso 4-bit skląsčiu signalo <y>.ĮSPĖJIMAS: XST: 737 - Found 1-bit skląsčiu signalo <init>.kodas programą:
KodasBiblioteka IEEE;

naudoti IEEE.STD_LOGIC_1164.ALL;

naudoti IEEE.STD_LOGIC_ARITH.ALL;

naudoti IEEE.STD_LOGIC_UNSIGNED.ALL;subjektas Uždavinys yra

Uostas (CLK, stop, reset: į std_logic;

Y: iš std_logic_vector (3 downto 0): = "0000";

Z: iš std_logic_vector (1 downto 0): = "00");

pabaigos Uždavinys;Architektūra struct iš Uždavinys yraPradžia pocitanie: procesas (CLK, stop, reset)kintamasis c: sveikasis skaičius nuo 0 iki 15;

kintamasis init: std_logic;

kintamasis overflow: sveikasis skaičius nuo 0 iki 3;pradėti

if (Reset = '1 ') then

init: = '0 ';

c: = 0;

overflow: = 0;

Y <= "0000";

Z <= "00";

elsif (stabdymo = '1 'ir init = '0'), tada

init: = '1 ';

jei c <= 1 then

y <= "0000";

kitas

c: = (C-2);

Y <= conv_std_logic_vector (C, 4);

end if;

elsif (CLK = '1 'ir clk'event ir init = '0'), tada

jei c = 15 tada

c: = 0;

overflow: = (overflow 1);

end if;

c: = (C 1);

Z <= conv_std_logic_vector (perpildymas, 2);

end if;

galutinio proceso;pabaigos struct;

 

[master.ro]

Labas!
Gal geriau pasakyti, ką norite daryti.
Kas Kina mašinų norėtumėte įgyvendinti?
Jūs esate iš Rumunijos?

 

[icecream]

pagrindinė funkcija yra jau aprašytos ankstesnį postą.Trasa yra jautrios clk'event.Įėjimai ir išėjimai yra lengvai skaitoma iš programos.Kintamasis "C" yra padidinamos po kiekvieno clk'event, "overflow" yra padidinamos po c = 15."Init" yra nustatytas po stabdymo signalas ateina, kad užkirstų kelią tolesniam skaičiavimas.Prieš grandinės perduoda signalą į išėjimo "Y", nuo faktinės vertės, "C" yra Atsiskaityti skaičių "2".Taigi, Y = C-2.Aš neturiu dabar, ką dar reikia?
Problema buvo išspręsta iš