Xilinx maršrutizatorius įspėjimą

[Osbourne]

Kai I vieta ir maršrutas mano Xilinx dizainas, tai man toks pranešimas:

ĮSPĖJIMAS: Maršrutas - CLK tinklas: clk_buf
gali būti pernelyg iškreipti, nes 3 CLK kaiščiai
nepavyko maršrutą naudojant CLK šabloną.

Ką tai reiškia ir ką aš galiu padaryti siekiant optimizuoti / apeiti šį perspėjimą?

 

[r_e_m_y]

Hi Osbourne,

Jūs, atrodo, 3 laikrodis signalus kaip indėlį savo dizainą ir gali būti tik dvi laikrodis maršrutas yra (buferinės pasaulinių maršrutų) ...
Kuris prietaisas jūs tikslą?
Ar tikrai reikia 3 įėjimo laikrodis?

 

[Osbourne]

Sveiki,

Turiu tik viena įvestis laikrodis mano dizainas.
I tikslo virtex II xc2v6000 prietaisas.

 

[nand_gates]

Ar galite rašyti UR suvestinėmis ataskaitomis čia?

 

[ukapil]

Ar galėtumėte atsiųsti kodas daliai, kurioje įdiegėte laikrodis logika.
Ar naudojamas clkin apsaugota, FPGA?Jei ne, gali būti iškreipti.
Ar naudojamas DCM?Jei ne, taip pat negali būti nerijos.
Galiausiai, ar turite pateikti CLK per BUFG?

 

["Google"]

[No message]

 

[Osbourne]

Sveiki,

Taip, aš naudoju clkin apsaugota, FPGA ir aš naudoju DCM.
Manau, kurių sudėtyje yra DCM automatiškai instantiates BUFG.