Xilinx bitų failų

[Tomby]

Can anyone tell me ar bitų failų ise generuoti skirtingų rūšių (ty master / slave serijos ir
tt JTAG) visada yra ta pati?Jei tas pats tai tik būdas kaiščių pasakyti kas būdas iš tikrųjų turi būti naudojama programa FPGA?Ką daryti, jei JTAG yra disposition visų būdas pasirinktas pvz Spartan xcs traškučiai?Ačiū

 

[zcq]

I dont think jie yra tos pačios.Spėlioti!
Hope kas gali jį patvirtinti!

 

[ktuluboy]

Tikrai žinau, kad jei prijungti JTAG uosto ir pabandykite atsisiųsti BIT failą, ji pakeis bet programavimo būdas pasirinktas būdas Kaisčiai.

Skirtumą tarp dviejų BIT failus .... Yra skirtumas tarp dviejų iš jų ... ir aš manau, kad tai tik vienas bitų į BIT failą (bet
aš nesu tikras apie tai).

Ktuluboy

 

[ktuluboy]

Oh yeah ...Aš nepamenu su Xilinx ISE 4,2 ... bet žinau, kad su Xilinx ISE 5.1, kai bandote programą šiek tiek failas per JTAG, kuris buvo sukurtas siekiant pradėti su CCLK nustatyti jo pradžios laikrodis, kad programinė įranga bus įspėti Jums apie tai (ir manau, kad prašyti keisti bit failą naudokite tinkamą pradedant laikrodis).

ktuluboy

 

[tlp71@hotmail.com]

Vienintelis skirtumas yra tai, kad prietaisas ar architektūra, ex promenadzie serijos arba lygiagrečiai.
Iki.
G.

 

[Ohh2]

Dėl tos pačios konstrukcijos gali turėti skirtingą konfigūraciją komandos (įskaitant parametrai) ir duomenų srauto.Pavyzdžiui, galite nurodyti naudojant JTAG laikrodis arba CCLK.