Xilinx atgal anotaciją

[dynamicdude]

Aš atgal annoted mano architektūra Xilinx virtex prietaisu naudojant ModelSim ir i sumodeliuotais į paplokščias HDL ir SDF file.The produkcijos atitikimo pradinio modeliavimo tačiau jiems gauti savo produkciją tik po beveik 50 clocks.Why, kad taip? Ar tai klaida?, Jei taip ką reikėtų daryti?

 

[tut]

Tai greičiausiai gali būti dėl ROC (Zresetuj Apie konfigūravimas).ROC papildomas
pagal Xilinx įrankiai metu sinchronizavimas Modeliavimas ir vizitų realiame pasaulyje POR (Power On Reset).
Pagal nutylėjimą, šio kintamojo reikšmė yra 100 ns.Ši vertė gali būti pakeista bet nerekomenduojama.
Tolesnio paaiškinimo žr http://www.fpga-faq.org/archives/67750.html # 67770

Hope it helps ..

tut ..