U
umairsiddiqui
Guest
Pagal virtex 5 vartotojo vadovas (ug190.pdf):
-------------------------------------------------- ---
Kiekviena dalis turi F8MUX.F8MUX apjungia galia F7AMUX ir F7BMUX suformuoti Kombinatoryczny funkcija iki 27 sąnaudas (arba 16:1 MUX).Tik vienas 16:1 MUX gali būti įgyvendintas po gabaliuką, kaip parodyta 5-23.
===========================================
Dabar aš kodas
modulis MUX16
(
įvesties CLK,
įvedimo [3] sel,
įvedimo [15],
produkcijos raj q
);
visada @ (posedge CLK) pradėti
atveju (SEL)
4'd0: q <= į [0];
4'd1: q <= [1];
4'd2: q <= į [2];
4'd3: q <= [3];
4'd4: q <= [4];
4'd5: q <= [5];
4'd6: q <= į [6];
4'd7: q <= į [7];
4'd8: q <= į [8];
4'd9: q <= [9];
4'd10: q <= į [10];
4'd11: q <= į [11];
4'd12: q <= į [12];
4'd13: q <= į [13];
4'd14: q <= į [14];
4'd15: q <= į [15];
Numatyta: q <= 1'b0;
endcase
pabaiga
endmodule
===========================================
Gaunu šį rezultatą naudojant Xilinx ISE 9.2.02i (IO buferiai nereikalaujama) => 6 skiltelės
ir pranešimas nėra F8MUX!
================================
* Galutinė ataskaita *
================================
Galutinė rezultatai
RTL Aukščiausio lygio rezultatas Failo vardas: mux16.ngr
Aukščiausio lygio rezultatas Failo vardas: MUX16
Išvesties formatas: NGC
Optimizavimo tikslas: Plotas
Laikyti hierarchija: NE
Dizainas statistika
# Teikti: 22
Ląstelių naudojimas:
# Bels: 7
# LUT3: 1
# LUT6: 4
# MUXF7: 2
# FlipFlops / Užraktai: 1
# PS: 1
=================================Įtaiso naudojimo santrauka:
---------------------------
Pasirinktą Device: 5vlx220tff1738-2Slice logikos naudojimas:
Skaičius Slice Registrai: 1 iš 138240 0%
Skaičius Slice Luts: 5 out of 138240 0%
Numeris naudojamas kaip logika: 5 out of 138240 0%
Slice logika Pasiskirstymas:
Skaičius Bit Skiltelės naudojama: 6
Numeris su nepanaudotų Flip-Flop 5 iš 6 83%
Numeris su nepanaudotų Lut: 1 iš 6 16%
Skaičius išnaudoti Bit Skiltelės: 0 iš 6 0%
Skaičius unikalių kontrolės rinkiniai: 1
IO naudojimas:
Įsipareigojimų teikti informaciją skaičius: 22
Skaičius surištų IOBs: 0 out of 680 0%
===========================================
Problema yra ta, kad aš turiu atlikti arbitro tvarkymas 64 užsakantys @ 250 MHz.Aš įvertinant, kad 64 bitų 64:1 (registruotas tarpinius etapus) turėtų būti 64 * 5 = 320 skiltelės.Aš dar nėra prasidėjo kodavimas ... bet atrodo nenaudingas<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" />
Po 1 val 6 minutės:Lut pakavimas atliekamas po "planas" ...
Dizainas santrauka
--------------
Klaidų skaičius: 0
Skaičius įspėjimai: 2
Slice logikos naudojimas:
Skaičius Slice Luts: 5 out of
138240 1%
Numeris naudojamas kaip logika: 5 out of
138240 1%
Nr naudojant O6 tik Išvesties: 5
Slice logika Pasiskirstymas:
Skaičius okupuotose Skiltelės: 2 iš
34560 1%
Skaičius Lut Flip-Flop porų naudojamas: 5
Numeris su nepanaudotų Flip-Flop: 5 out of 5 100%
Numeris su nepanaudotų Lut: 0 iš 5 0%
Skaičius išnaudoti Lut-FS porų: 0 iš 5 0%Parašytas po 16 minučių:Erdvės
ir laiko reikalavimas yra griežtai ... prašom pasakyti, ar tai yra acheiveable tikslą (64 bitų 64:1 mux Struct @ 250MHz), ar ne .. I'm getting skeptiškai ...
-------------------------------------------------- ---
Kiekviena dalis turi F8MUX.F8MUX apjungia galia F7AMUX ir F7BMUX suformuoti Kombinatoryczny funkcija iki 27 sąnaudas (arba 16:1 MUX).Tik vienas 16:1 MUX gali būti įgyvendintas po gabaliuką, kaip parodyta 5-23.
===========================================
Dabar aš kodas
modulis MUX16
(
įvesties CLK,
įvedimo [3] sel,
įvedimo [15],
produkcijos raj q
);
visada @ (posedge CLK) pradėti
atveju (SEL)
4'd0: q <= į [0];
4'd1: q <= [1];
4'd2: q <= į [2];
4'd3: q <= [3];
4'd4: q <= [4];
4'd5: q <= [5];
4'd6: q <= į [6];
4'd7: q <= į [7];
4'd8: q <= į [8];
4'd9: q <= [9];
4'd10: q <= į [10];
4'd11: q <= į [11];
4'd12: q <= į [12];
4'd13: q <= į [13];
4'd14: q <= į [14];
4'd15: q <= į [15];
Numatyta: q <= 1'b0;
endcase
pabaiga
endmodule
===========================================
Gaunu šį rezultatą naudojant Xilinx ISE 9.2.02i (IO buferiai nereikalaujama) => 6 skiltelės
ir pranešimas nėra F8MUX!
================================
* Galutinė ataskaita *
================================
Galutinė rezultatai
RTL Aukščiausio lygio rezultatas Failo vardas: mux16.ngr
Aukščiausio lygio rezultatas Failo vardas: MUX16
Išvesties formatas: NGC
Optimizavimo tikslas: Plotas
Laikyti hierarchija: NE
Dizainas statistika
# Teikti: 22
Ląstelių naudojimas:
# Bels: 7
# LUT3: 1
# LUT6: 4
# MUXF7: 2
# FlipFlops / Užraktai: 1
# PS: 1
=================================Įtaiso naudojimo santrauka:
---------------------------
Pasirinktą Device: 5vlx220tff1738-2Slice logikos naudojimas:
Skaičius Slice Registrai: 1 iš 138240 0%
Skaičius Slice Luts: 5 out of 138240 0%
Numeris naudojamas kaip logika: 5 out of 138240 0%
Slice logika Pasiskirstymas:
Skaičius Bit Skiltelės naudojama: 6
Numeris su nepanaudotų Flip-Flop 5 iš 6 83%
Numeris su nepanaudotų Lut: 1 iš 6 16%
Skaičius išnaudoti Bit Skiltelės: 0 iš 6 0%
Skaičius unikalių kontrolės rinkiniai: 1
IO naudojimas:
Įsipareigojimų teikti informaciją skaičius: 22
Skaičius surištų IOBs: 0 out of 680 0%
===========================================
Problema yra ta, kad aš turiu atlikti arbitro tvarkymas 64 užsakantys @ 250 MHz.Aš įvertinant, kad 64 bitų 64:1 (registruotas tarpinius etapus) turėtų būti 64 * 5 = 320 skiltelės.Aš dar nėra prasidėjo kodavimas ... bet atrodo nenaudingas<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" />
Po 1 val 6 minutės:Lut pakavimas atliekamas po "planas" ...
Dizainas santrauka
--------------
Klaidų skaičius: 0
Skaičius įspėjimai: 2
Slice logikos naudojimas:
Skaičius Slice Luts: 5 out of
138240 1%
Numeris naudojamas kaip logika: 5 out of
138240 1%
Nr naudojant O6 tik Išvesties: 5
Slice logika Pasiskirstymas:
Skaičius okupuotose Skiltelės: 2 iš
34560 1%
Skaičius Lut Flip-Flop porų naudojamas: 5
Numeris su nepanaudotų Flip-Flop: 5 out of 5 100%
Numeris su nepanaudotų Lut: 0 iš 5 0%
Skaičius išnaudoti Lut-FS porų: 0 iš 5 0%Parašytas po 16 minučių:Erdvės
ir laiko reikalavimas yra griežtai ... prašom pasakyti, ar tai yra acheiveable tikslą (64 bitų 64:1 mux Struct @ 250MHz), ar ne .. I'm getting skeptiškai ...