VHDL vs verilog

[m_pourfathi]

Hi all,

Kaip galime lyginti VHDL ir verilog vieni kitiems?Ar yra vienu privalumai?
ką aš žinau, yra tai, kad verilog yra paprastesnis ir VHDL gali apibrėžti kintamųjų procesas.bet aš nežinau apie kitus dalykus, prašome užpildyti mane!

linkėjimai,

 

[omara007]

Yra daug temų, čia, forume aptarti šį klausimą: verilog vs VHDL ..pabandykite ieškoti ir U bus rasti jiems ..

 

[Atena]

m_pourfathi rašė:

Hi all,Kaip galime lyginti VHDL ir verilog vieni kitiems?
Ar yra vienu privalumai?

ką aš žinau, yra tai, kad verilog yra paprastesnis ir VHDL gali apibrėžti kintamųjų procesas.
bet aš nežinau apie kitus dalykus, prašome užpildyti mane!linkėjimai,

 

[abhi_459]

VHDL / verilog PALYGINIMAS
1.GEBĖJIMAI
"Hardware struktūra gali būti modeliuojama vienodai veiksmingai tiek VHDL ir Verilog.Jei modeliuojant Anotacija aparatūrą, iš VHDL galimybė kartais gali būti pasiektas tik į Verilog naudojant PLI.Pasirinkimą, kurie naudoti todėl nėra pagrįsta vien tik technines galimybes, bet:
pageidavimus
EGA įrankis laisvas
prekybos, verslo ir prekybos klausimus
Modeliavimo stato į VHDL ir Verilog viršelis šiek tiek skirtingų spektro visoje elgsenos abstrakcijos lygius; žr. 1 pav.

Figure1.DTL modeliavimo pajėgumus
2.RENGIMO
VHDL
Kelių projektavimo vienetų (įmonės / architektūra porų), kurie gyvena toje pačioje sistemoje failas gali būti rengiami atskirai, jeigu to reikia.Tačiau tai tinkamas projektavimo praktika išlaikyti kiekvieno dizaino vienetas savo sistemos rinkmenas tokiu atveju atskiras kompiliavimo neturėtų būti problema.
Verilog
Verilog kalba vis dar įsišaknijusi savo gimtąją aiškinamasis būdas.Kompiliacija pagreitinti imitavimo priemonėmis, tačiau nepakeitė originalaus pobūdžio kalba.Todėl reikia stengtis, kad abiem rengimo tvarka kodas parašytas vieno failo ir sudarymo tvarka kelis failus.Modeliavimo rezultatus galima pakeisti paprasčiausiai pakeitus rengimo tvarka
3.DUOMENŲ TIPŲ
VHDL
Kalbos ar vartotojo apibrėžti daugybės duomenų tipai gali būti naudojami.Tai gali reikšti, skirta konvertavimo funkcijos reikia konvertuoti objektus iš vienos rūšies į kitą.Pasirinkta kurios duomenų rūšių naudojimas turi būti laikomas protingai, ypač išvardyti (santrauka) duomenų tipai.Tai leis modelių lengviau rašyti, aiškiau skaityti ir išvengti bereikalingų perskaičiavimo funkcijas, kurios gali netvarką kodas.VHDL gali būti teikiama pirmenybė, nes jis leidžia kalbos ar vartotojo apibrėžti daugybės duomenų tipai turi būti naudojamas.

Verilog
Palyginti su VHDL, Verilog duomenų tipai vėl labai paprasta, paprasta naudoti ir labai daug orientuota modeliavimo įrangos struktūros, o ne abstrakčiai aparatūros modeliavimas.Skirtingai VHDL, visų tipų duomenų, naudojamų Verilog modelis yra apibrėžtos Verilog kalba, o ne vartotojo.Yra net duomenų tipai, pavyzdžiui, vielos ir registro duomenų tipas vadinamas raj.Su signalu, kurio tipo yra viena iš grynojo duomenų tipai turi atitinkamą elektros laidais į numanomą modeliuojama grandinė.Objektai, kurie yra signalų, tipo registras turėti savo vertę per modeliavimas Delta ciklai ir neturėtų būti painiojamas su aparatūros registras modeliavimas.Verilog gali būti teikiama pirmenybė, nes jos paprastumas.

4.DIZAINAS pakartotinis
VHDL
Procedūros ir funkcijos gali būti įdedamas į paketą tiek, kad jie galėtų pasinaudoti bet kokio kito dizaino, vienetu, kad nori juos naudoti.
Verilog
Nėra paketų Verilog sąvoka.Funkcijos ir procedūros, taikomos pagal modelį turi būti apibrėžtas modulis.Norėdami atlikti funkcijas ir procedūras, bendrai prieinama iš įvairių modulio ataskaitos funkcijos ir procedūros turi būti sudėti į atskirą failą ir įtraukti sistema naudojant "apima kompiliatoriaus direktyva
5.BIBLIOTEKOS
VHDL
Bibliotekoje yra ir rengiami subjektai, architektūros ir konfigūracijos paketai naudinga valdyti daug dizaino projektai parduotuvę.
Verilog
Nėra į Verilog bibliotekos koncepcijos.Tai yra dėl to kilmę kaip interpretacinis kalba
VHDL - Taikymo sritis
Hardware Design
o ASIC: technologijos rodymo
o FPGA: CLB žemėlapiai
o PLD: mažesnės struktūros, vargu ar bet kokio VHDL naudoti
o standartiniai sprendimai, modelius, elgesio aprašymas
Software Design
o VHDL - C interfeisas (įrankių specifinės)

 

[Dmk]

http://www.angelfire.com/in/rajesh52/verilogvhdl.html