VHDL sintaksė

[brunokasimin]

Labas,

Čia yra kodai:

cpu_din: in std_logic_vector (31 downto 0)
uartTXCleared <= cpu_din (0);

Ką cpu_din (0) reiškia?Yra (0) 1-bit ar LSB bit?

Thx

 

[pini_1]

Jūs paskelbė 32 bitų magistralės.Jūsų pareiškimas reffering truputį 0, LSB.

Daugelis VHDL / verilog pavyzdžių ne
http://bknpk.no-ip.biz/

 

[swapnil_vlsi]

leidžia Tarkime pavyzdyje

signalas Y: std_logic_vector (3 downto 0);

Čia Y yra 4 bit Vektorius su kairiausias bitų yra MSB

y <= "0.111";
taigi čia (MSB = '0 ')

signalas w: std_logic_vector (nuo 0 iki 7);
Čia W yra 8 bit Vektorius su dešinę šiek tiek yra MSB

W <= "01110001";
taigi čia (MSB = '1 ')

 

[sivarajm]

Hi brunokasimin,

atsakyti FR UR klausimas LSB.

pvz.c <= std_logic (3 downto 0);
--------
C <= 1100
ans:

C (0) <= 0 (LSB)
C (0) <= 0
C (0) <= 1
C (0) <= 1 (MSB)

 

[TekUT]

sivarajm rašė:

Hi brunokasimin,atsakyti FR UR klausimas LSB.pvz.
c <= std_logic (3 downto 0);

--------

C <= 1100

ans:C (0) <= 0 (LSB)

C (0) <= 0

C (0) <= 1

C (0) <= 1 (MSB)

 

[raka200]

Vektoriaus apibrėžimas
cpu_din: in std_logic_vector (31 downto 0)
taip cpu_din (0) LSB
jei apibrėžimas
cpu_din: in std_logic_vector (nuo 0 iki 31)
cpu_din (0) MSB

pavyzdžiui
SIGNAL VectorTo: std_logic_vector (nuo 0 iki 1);
SIGNAL VectorDownTo: std_logic_vector (1 downto 0);VectorTo <= "10";
VectorDownto <= "10"

suteikia

VectorTo (0) = '1 '
VectorDownto (0) = '0 '