VHDL: <= o: =.

[yuenkit]

Labas,

Aš painioti, kai reikia naudoti: = ir jei turėčiau naudoti <= į VHDL.

Ačiū.

 

[eltonjohn]

: = Yra naudojamas inicijuoti kintamąjį:
MyVar: = '1 ';

<= Yra naudojamas initialise signalas (viela);
signalas led_wire
led_wire <= '1 ';

VHDL yra stipriai įvedėte kalbos ir kai kurių rūšių naudojimas įvairiems operatoriams
Taip, bet aš manau, kad jie galėjo sumažinti lygiaverčių subjektų skaičius.

 

[masai_mara]

Labas,
Be VHDL operatoriaus "=" naudojamas paleidžiant signalai ir kintamuosius, kai jie yra paskelbiami ir kitos instancijos yra užduoties kintamųjų procesų viduje.Operatorius "<=" naudojamas priskyrimas signalus viduje procese, o nuolat assingment už procesas.
tikiuosi jos aiškus.

 

[smith_kang]

galite dalykas, tokiu būdu
: =, Kad jis naudojamas realizuoti blokavimo statements.so pareiškimuose: = yra, kad priklauso, ty po to, kai vykdančioji pirmas antras bus execute.but tai gerai, jei kombinacyjnych circuit.othewise iš eilės grandinėje sukelia Rasė sąlygas.

<= Paprastai naudojamas realizuoti ne blokuoja statement.that yra šio žymens pareiškimo tvarka independent.So Jei esate realizuoti nuoseklius grandinė tada geriau naudoti <=. bus nugalėti lenktynes, kuri atsiras, jei naudojate: =

 

[crazy_man]

<= Naudojamas priskirti vertes produkcija uostas
: = Yra naudojamas priskirti vertes signalas

 

[the_penetrator]

crazy_man: What are you talking about?Jūs nežinote, bet VHDL, jūs tiesiog norite gauti taškus.

Ši tema jau buvo atsakyta:

<= Priskirti signalą
: = Priskirti kintamąjį

RH operandai gali būti arba signalų arba kintamieji.

Ir tas, kuris pradėjo temą: Please don't bother su VHDL.Jei pradedate klausia tokių elementarių klausimų, tai kažkas savo gyvenimą.

Get it?

the_penetratorŠ