VHDL kodas reikalingas ??????/

D

dozy_walia

Guest
Gal kas nors man pateikti eilės kodą lygiagrečiai atlikti ir lygiagrečiai iš eilės registre keičiamas į STRUKTŪRINIAI?
Aš jį elgsenos BT Gremoklis NT daryti struktūrinių!

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
 
3 tipas modeliavimą:
Elgsenos, dataflow ir struktūrinių

noriu jį structural ..thx!

 
Gerbiamieji

turiu serijos lygiagrečiai įvesties 1 bitų srauto ir išvesties 3 bitų srauto
BR
Amer

 
-------------------------------------------------- --------------------------------
- Įmonė:
- Inžinierius:
--
- Sukurti Data: 20:50:15 02/06/2007
- Design Vardas:
- Modulio pavadinimas: shift1_8 - Elgesys,
- Projekto pavadinimas:
- Tikslinė Devices:
- Įrankių versijos:
- Aprašymas
--
- Priklausomybės:
--
- Ra:
- Persvarstymas 0.01 - sukurtą failą
- Papildomos pastabos:
--
-------------------------------------------------- --------------------------------
Biblioteka IEEE;
naudoti IEEE.STD_LOGIC_1164.ALL;
naudoti IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; - 8-bit apkrova, 1-bit perėjimas out (MSB first)
--
- Jeigu krovinys yra "1", nauja vertė yra pakraunami iš D.
- Jei shift_out yra "1", šalia bitų yra nukreipti out (MSB pirmasis).
--
subjektas shift1_16 yra
uostas (DIN: į std_logic;
CLK: in std_logic;
reset: į std_logic;
Pout: iš std_logic_vector (2 downto 0));
pabaigos subjektas;

Architektūra Behavioral iš shift1_16 yra
signalas duomenys: std_logic_vector (2 downto 0);
pradėti
procesas (CLK, reset)
pradėti

jei reset = '1 'tada
Duomenų <= "000";
elsif rising_edge (CLK), tada
Duomenų (0) <= duomenų (1);
duomenys (1) <= duomenys (2);
duomenys (2) <= DIN;
menkutė <= duomenys;
end if;

galutinio proceso;

Pout <= duomenys;pabaigos Behavioral;Anything else mano bro?

Ei, aš manau, šis forumas yra nuobodu ..No1 here to help!Aš paklausiau 3 kartus N virti iki savęs vėliau!N čia padėti!ppl daryti smthing!iki helpin kiekvienos otha U DN prarasti nething!

Clik dėl padėjo man [

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Mirkčiojimai" border="0" />

] Patiks!

 
Labas
toks paprastas programas, būtų geriau, jei ir rašyti UR patys, kurie sustoja struktūroms, IAM suteikiant kodas sipo ir piso struktūrinis modelis naudojant D-ff.

Biblioteka IEEE;
naudoti ieee.std_logic_1164.all;
subjektas sin_pout yra
uostas (CP: į std_logic;
SI: In std_logic;
S0, S1, S2, S3: buferis std_logic);
pabaigos sin_pout;
Architektūra g. in_pout yra
komponentas D_FF
uostas (CLK, D: ir std_logic;
Klausimas: iš std_logic: = '0 ';
NQ: iš std_logic: = '1 ');
end component;
pradėti
A1: D_FF uostų žemėlapyje (CP, si, S0, atidaryti);
A2: D_FF uostų žemėlapyje (CP, S0, S1, atidaryti);
A3: D_FF uostų žemėlapyje (CP, S1, S2, atidaryti);
A4: D_FF uostų žemėlapyje (CP, S2, S3, atidaryti);
pabaigos g.;Biblioteka IEEE;
naudoti ieee.std_logic_1164.all;
subjektas piso_d yra
uostas (A, B, C, D, CLK, Shift: į std_logic; Q1, Q2, Q3, Q4: buferinis std_logic);
pabaigos piso_d;
Architektūra piso iš piso_d yra
signalas apkrova: std_logic;
signalas W1, W2, W3, W4, W5, W6, W7, W8, W9: std_logic;
komponentas d_ff
port (D, CLK: in std_logic; Q qbar: buferinis std_logic);
end component;
komponentas ir2
uostas (a, b: std_logic; c: iš std_logic);
end component;
komponentas OR2
uosto (A, B: std_logic; c: iš std_logic);
end component;
pradėti
krovinio <= ne (pamainą);
ff1: d_ff uostų žemėlapyje (, CLK, Q1, atidaryti);
G1 ir2 uostų žemėlapyje (apkrova, B, w1);
G2 ir2 uostų žemėlapyje (apkrova, C, w2);
G3: ir2 uostų žemėlapyje (apkrova, D, w3);
G4: ir2 uostų žemėlapyje (Shift, Q1, w4);
ff2: d_ff uostų žemėlapyje (W7, CLK, Q2, atidaryti);
ff3: d_ff uostų žemėlapyje (W8, CLK, Q3, atidaryti);
g5: ir2 uostų žemėlapyje (Shift, Q2, w5);
g6: ir2 uostų žemėlapyje (Shift, Q3, W6);
G7: OR2 uostų žemėlapyje (W1, W4, W7);
G8: OR2 uostų žemėlapyje (W2, W5, W

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vėsus" border="0" />

;
G9: OR2 uostų žemėlapyje (W3, W6, W9);
ff4: d_ff uostų žemėlapyje (W9, CLK, Q4, atidaryti);
pabaigos Piso;

 
Thanks a lot vinodh!ni po UR pasiūlymą, kai jis buvo gimęs širdies dear ... I made it!BT buvo labai lil metu Daz Y Posted toks kvailas prašymas ..hope u understand!neways Thanks a lot!

 

Welcome to EDABoard.com

Sponsor

Back
Top