VHDL kodą iš šių struktūrų?

[soc]

Norėčiau sužinoti, VHDL kodas įrangos struktūra.

Ačiū [/ img]
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[research235]

Sveiki, SOC,

VHDL kodą ir paprašė yra labai lengva ir esu įsitikinęs, bet VHDL programuotojas vargu ar priimti bet kuriuo metu kodą it ..Bet jei tai turtorial vienas mano patarimas prašome kreiptis per kai VHDL pusės ..Esu tikras, kad u can kodas urself ne laikas,,,

Vienas iš pasiūlymų galiu duoti yra ..Pirma ir antra Paveikslėlis doc u suteikė tarpusavyje ..U gali rašyti VHDL kodas pirmasis ir šį skirtumą naudoti kaip sudedamoji deklaracija struktūros aprašymas antrasis ..

suresh

 

[soc]

research235 rašė:

Sveiki, SOC,VHDL kodą ir paprašė yra labai lengva ir esu įsitikinęs, bet VHDL programuotojas vargu ar priimti bet kuriuo metu kodą it ..
Bet jei tai turtorial vienas mano patarimas prašome kreiptis per kai VHDL pusės ..
Esu tikras, kad u can kodas urself ne laikas,,,Vienas iš pasiūlymų galiu duoti yra ..
Pirma ir antra Paveikslėlis doc u suteikė tarpusavyje ..
U gali rašyti VHDL kodas pirmasis ir šį skirtumą naudoti kaip sudedamoji deklaracija struktūros aprašymas antrasis ..suresh

 

[nand_gates]

Tirpalas 2,10 ...
Kodas

Biblioteka IEEE;

naudoti ieee.std_logic_1164.all;

subjektas FA yrauostas (

: į std_logic;

B: į std_logic;

CIN: į std_logic;

Teismas: iš std_logic;

suma: iš std_logic);pabaigos FA;

Architektūra elgtis FA yra

Pradžia - elgtis

suma <= xor b XOR cin;

teismas <= (a ir b) arba (b ir CIN) ar (ir CIN);

pabaigos elgtis;

Biblioteka IEEE;

naudoti ieee.std_logic_1164.all;

naudoti ieee.std_logic_unsigned.all;

subjektas serial_add16 yrauostas (

: Į std_logic;

B: į std_logic;

rst_n: in std_logic;

CLK: in std_logic;

suma: iš std_logic);pabaigos serial_add16;Architektūra elgtis su serial_add16 yra

komponentas FA

uostas (

: į std_logic;

B: į std_logic;

CIN: į std_logic;

Teismas: iš std_logic;

suma: iš std_logic);

end component;

signalas Skaitliukas: std_logic_vector (3 downto 0);

signalas nuliui: std_logic;

signalas CIN, Cin_reg: std_logic;

signalas Teismas: std_logic;

Pradžia - elgtis

nulis <= ne (kovą (3) arba kovą (2) arba skaitiklis (1) arba kovą (0));

nulinio pasirinkite

Cin <= '0 ', kai '1',

Teismas, kai kiti;

registrus: procesas (CLK, rst_n)

Pradžia - procesas registrai

jei rst_n = '0 ', tada - asinchroninis Reset (aktyvus žemas)

counter <= (Kita => '0 ');

Cin_reg <= '0 ';

elsif clk'event ir CLK = '1 'tada - Rising laikrodis kraštas

counter <= counter 1;

Cin_reg <= Cin;

end if;

pabaigos procesą registrus;fa0: F. uostų žemėlapyje (

=>,

b => B,

CIN => Cin_reg,

Teismas => Teismas,

suma => suma);

pabaigos elgtis;

 

[nand_gates]

Sprendimai 2,14 a, b, c, d

Kodas

Biblioteka IEEE;

naudoti ieee.std_logic_1164.all;

naudoti ieee.std_logic_unsigned.all;subjektas counter_a yrauostas (

CLK: in std_logic;

rst_n: in std_logic;

Q: iš std_logic);pabaigos counter_a;Architektūra elgtis su counter_a yra

signalų skaičius, count_nx: std_logic_vector (3 downto 0);

Pradžia - elgtis

q <= ne (count (3) ar skaičius (2) ar skaičius (1) ar skaičius (0));

count_nx <= count 1;

procesas (CLK, rst_n)

Pradžia - procesas

jei rst_n = '0 ', tada - asinchroninis Reset (aktyvus žemas)

count <= (Kita => '0 ');

elsif clk'event ir CLK = '1 'tada - Rising laikrodis kraštas

count <= count_nx;

end if;

galutinio proceso;pabaigos elgtis;Biblioteka IEEE;

naudoti ieee.std_logic_1164.all;

naudoti ieee.std_logic_unsigned.all;subjektas counter_b yrauostas (

CLK: in std_logic;

rst_n: in std_logic;

Q: iš std_logic);pabaigos counter_b;Architektūra elgtis su counter_b yra

signalų skaičius, count_nx: std_logic_vector (3 downto 0);

Pradžia - elgtis

q <= ne (count_nx (3) arba count_nx (2) arba count_nx (1) arba count_nx (0));

count_nx <= count 1;

procesas (CLK, rst_n)

Pradžia - procesas

jei rst_n = '0 ', tada - asinchroninis Reset (aktyvus žemas)

count <= (Kita => '0 ');

elsif clk'event ir CLK = '1 'tada - Rising laikrodis kraštas

count <= count_nx;

end if;

pabaigos procesas;pabaigos elgtis;biblioteka IEEE;

naudoti ieee.std_logic_1164.all;

naudoti ieee.std_logic_unsigned.all;subjektas counter_c yrauostas (

CLK: in std_logic;

rst_n: in std_logic;

Q: iš std_logic);pabaigos counter_c;Architektūra elgtis su counter_c yra

signalų skaičius, count_nx: std_logic_vector (3 downto 0);

signalas q_nx: std_logic;

Pradžia - elgtis

q_nx <= ne (count (3) ar skaičius (2) ar skaičius (1) ar skaičius (0));

count_nx <= count 1;

procesas (CLK, rst_n)

Pradžia - procesas

jei rst_n = '0 ', tada - asinchroninis Reset (aktyvus žemas)

count <= (Kita => '0 ');

q <= '0 ';

elsif clk'event ir CLK = '1 'tada - Rising laikrodis kraštas

count <= count_nx;

q <= q_nx;

end if;

galutinio proceso;pabaigos elgtis;Biblioteka IEEE;

naudoti ieee.std_logic_1164.all;

naudoti ieee.std_logic_unsigned.all;subjektas counter_d yrauostas (

CLK: in std_logic;

rst_n: in std_logic;

Q: iš std_logic);pabaigos counter_d;Architektūra elgtis su counter_d yra

signalų skaičius, count_nx: std_logic_vector (3 downto 0);

signalas q_nx: std_logic;

Pradžia - elgtis

q_nx <= ne (count_nx (3) arba count_nx (2) arba count_nx (1) arba count_nx (0));

count_nx <= count 1;

procesas (CLK, rst_n)

Pradžia - procesas

jei rst_n = '0 ', tada - asinchroninis Reset (aktyvus žemas)

count <= (Kita => '0 ');

q <= '0 ';

elsif clk'event ir CLK = '1 'tada - Rising laikrodis kraštas

count <= count_nx;

q <= q_nx;

end if;

galutinio proceso;pabaigos elgtis;