VHDL klausimą gali kas nors man padėti

[derrick_chi]

Man reikia žinoti, kas tiksliai yra negerai su šio Būsenų dizainas. Man reikia ką nors pažiūrėti ir padėti man su šia viena. subjektas Test1_Module yra uostas (clk_count: Į STD_LOGIC_VECTOR (7 downto 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: Į STD_LOGIC; ld_output, up_down, padaryta, ld_accs, clr_count, cnt_cntrl, SEL1: OUT STD_LOGIC; max_sc: OUT INTEGER ASORTIMENTAS nuo 0 iki 256); pabaigoje Test1_Module; architektūra Elgsenos iš Test1_Module yra TIPAS narė turi (state0, state1, state2, state3, state4); SIGNALŲ pr_state, nx_state: būklė; pradėti procesą (CLK, RST) pradėti jei (RST = '1 ' ) tada pr_state

 

[lambtron]

Kaip apie išleidimą apie Komentarai į kodą, kad kiti galėtų gauti kai ką bandote atlikti su savo valstybės aparatas idėja?

 

[bansalr]

Tai gera idėja įdėti keletą pastabų. Keletą pastabų. 1. Valstybiniuose 2 ir valstybės 3 gatavo yra tikrinama dėl valstybės transition.Is kad teisinga. Poilsio visas valstybes yra vieno ciklo metu. 2.Šio rezultatus lemia combinationally.

 

[dcreddy1980]

[Quote = derrick_chi] Man reikia žinoti, kas tiksliai yra negerai su šio Būsenų dizainas. Man reikia ką nors pažiūrėti ir padėti man su šia viena. subjektas Test1_Module yra uostas (clk_count: Į STD_LOGIC_VECTOR (7 downto 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: Į STD_LOGIC; ld_output, up_down, padaryta, ld_accs, clr_count, cnt_cntrl, SEL1: OUT STD_LOGIC; max_sc: OUT INTEGER ASORTIMENTAS nuo 0 iki 256); pabaigoje Test1_Module; architektūra Elgsenos iš Test1_Module yra TIPAS narė turi (state0, state1, state2, state3, state4); SIGNALŲ pr_state, nx_state: būklė; pradėti procesą (CLK, RST) pradėti jei (RST = '1 ' ) tada pr_state