VHDL instantiiation klausimas

[Alexz]

Bandau instancija flip flop ir modeliuoti jį.
Jis dirba be momentinė taip:

Kodas:

subjektas DFlipFlop yra

uostas

(

Din: į std_logic;

CLK: į std_logic;

Preset: į std_logic;

Aiški: į std_logic;

Qout: iš std_logic

);

pabaigos DFlipFlop;Architektūra x_behaviour iš DFlipFlop yra

pradėti

procesas (CLK, iš anksto nustatytas, aiškus)

pradėti

if (preset = '1 '), tada

Qout <= '1 ';

elsif (clear = "0"), tada

Qout <= '0 ';

elsif (CLK'event ir CLK = '1 '), tada

Qout <= Din;

end if;

pabaigos procesą;

pabaigos x_behaviour;

 

[rakesh_aadhimoolam]

Ar turite abu šiuos failus (DFlipFlop ir DFF_PT) tame pačiame aplanke .........

jei ne tai, kad gali būti problema .............

Sėkmės ............

 

[Jurijus]

jums reikia įdėti failą į savo projektą, taip pat pasirinkti savo aukščiausio lygio failą:

Project -> Add / Remove Files projekto

projekto navigatorius langą Righ pelės mygtuku spustelėkite failą, ką norite būti viršuje ir pasirinkite "Nustatyti kaip aukščiausio lygio įrašas"

smagiai

 

["Google"]

[No message]

 

[aji_vlsi]

Alexz rašė:

Bandau instancija flip flop ir modeliuoti jį.

Jis dirba be momentinė taip:

Bet jis neveikia, kai aš naudoju momentinė taip:

 

[haneet]

Alex,
ru rodomas klaidos ar modeliavimo rezultatai yra blogai?
Jei yra klaidų tada, pirma, kaip Rakesh ir Louri HAV minėtų abiejų komponentų, taip pat pagrindiniai kodas HAV 2 yra to paties projekto, taip pat į tą pačią rinkmeną.
Antra, komponentas turi HAV surinkta, jei nebūtų imituojamos prieš pagrindinį kodas yra netikras.

Tikiuosi, kad U Got 2 paveikslas wht im bando pasakyti.

 

[Alexz]

Taip, jūs teisūs, vaikinai, problema buvo ta, kad antroje byloje nebuvo gauti duomenys naudojami ModelSim, aš tikrai norite pasirinkti visus projekto failus ir ne tik aukščiausio hierarchijos vienas.