VHDL į verilog

[urakiki]

Sveiki,
Esu naujas VHDL.Ir bandau konvertuoti į verilog.
-
signalas internalCNT, CNTupto, internalCNTaddr: std_logic_vector (11 downto 0);
tipo errorLOCtype yra masyvas (7 downto 0) std_logic_vector (7 downto 0);
signalas errorLOC: errorLOCtype;
........
........
.....
atveju errorLOC (conv_integer (internalCNT (1 downto 0) & "0")) (2 downto 0) yra?

Kas atveju reiškia?Kaip verilog atrodyti, kad byla ataskaita?
Ačiū

 

[fazal_ece]

kuris priemonė gimęs naudojant?

 

[bbgil]

Manau, kad būtų geriau, jei galėtumėte rašyti kodus čia.Sunku derinti, jeigu mes paprasčiausiai atspėti.

 

[ankit12345]

urakiki rašė:

Sveiki,

Esu naujas VHDL.
Ir bandau konvertuoti į verilog.

-

signalas internalCNT, CNTupto, internalCNTaddr: std_logic_vector (11 downto 0);

tipo errorLOCtype yra masyvas (7 downto 0) std_logic_vector (7 downto 0);

signalas errorLOC: errorLOCtype;

........

........

.....

atveju errorLOC (conv_integer (internalCNT (1 downto 0) & "0")) (2 downto 0) yra?Kas atveju reiškia?
Kaip verilog atrodyti, kad byla ataskaita?

Ačiū

 

["Google"]

[No message]

 

[baonguyenpro]

"DTL mikroschemų dizaino" turi ir kodas VHDL ir Verilog kiekvienam pavyzdžiui
Galite atsisiųsti šį forumą knyga Ebooks