verilog-XL modeliavimas klaidą

[lahaha]

Kai aš bandžiau modeliuoti su Verilog Invertor-XL, aš turiu dvi klaidos
(1)
Modulis arba primityvių (nmos3) nėra apibrėžta "ihnl/cds0/netlist", 19: nmos3 MN0 (. D (Out). G (),. S (cds_globals.gnd-));
(2)
yra panašus (1), bet tai pmos3

Aš naudoju gpdk šį modeliavimas.Ar nustatymo problema?
Please help!

 

[yaxazaa]

Ar Jums yra primityvus failą?

 

[lahaha]

Kaip jį įtraukti?
Please help!

 

[joe2moon]

Verilog-XL yra vartai (ląstelių) lygis simuliatorius, o ne tranzistorius lygio modeliavimas.

Jei norite imituoti savo Invertor į Spice, tada galite
-1) Pakeisti nmos3 į "nmos" ir pmos3 į "PVO"
(nmos ir PVO yra Verilog anksto nustatytus modelis.)

-2) Nustatykite savo nmos3 ir pmos3 modeliavimas, ex: Primitive

primityvus your_mux (T, A, B, S);
produkcija Y;
įvesties, B, S;
stalas

/ / ABS: Y
/ /
1?0: 1;
0?0: 0;
?1 1: 1;
?0 1: 0;
0 0 X 0;
1 1 x 1;
endtable
endprimitive / / your_mux