Verilog, VHDL arba sumaišyti?

[jimjim2k]

LabasŠis rezultatas apklausą iš Deepchip su 818 usesrs:
h ** p: / / www.deepchip.com/items/dvcon07-02.htmlAiškesnį vaizdą - su 818 atsakymais, šį kartą aš galėtų užkliūti
a crisper atsižvelgiant į Verilog
vs VHDL pasaulis.Štai vyresnių duomenys:

2005 - "Ar jūsų projektas daryti mišrių Verilog / VHDL modeliavimo?

Verilog tik: ############################## 59%
mišria veikla: ################### 38%
VHDL tik: # 3%

Dabar čia yra 2007 duomenų pertraukos iš kad neapibrėžta "mišrių" sąvoka:

2007 - "Ar jūsų projektas daryti mišrių Verilog / VHDL modeliavimo?

Verilog tik: ############################ 55,3%
daugiausia Verilog: ######### 18.0%
abu vienodai: # # # 6,5%
daugiausia VHDL: ######## 16,4%
VHDL tik: # # 4.0%Dabar naršo:
Ką apie EDABOARD vartotojams?
Pasirinkite savo pasirinkimą prašome:

 

[khamitkar.ravikant]

Thanks a lot už mus žino tokius labai apklausa

 

[jimjim2k]

khamitkar.ravikant rašė:

Thanks a lot už mus žino tokius labai apklausa

 

[boardlanguage]

Ši apklausa yra FPGA sintezė tik ištaisyti?

Norėčiau du pasirinkimai:1) Systemverilog2) @ ltera DTL (AHDL)Ir senovės inžinieriai:

3) ABELAsmeniškai aš tikiu Systemverilog ...deja Xilinx ISE neturi jis.(@ ltera qu (at) rtus II remia SYstemverilog kalba gana gerai, jeigu.)

 

[jimjim2k]

boardlanguage rašė:

Ši apklausa yra FPGA sintezė tik ištaisyti?Norėčiau du pasirinkimai:1) Systemverilog

 

[THUNDERRr]

verilog nes ji padės suprasti systtenverilog kuri turi daug pranašumų palyginti su VHDL