Verilog Sukurti

[vlsi_freak]

Hi All,

Į VHDL, mes galime pašalinti nepageidaujamus logika remiasi generiniams naudojant "Sukurti" statyti.Kaip mes galime daryti tą patį ir Verilog nuo Verilog neturi Sukurti statyti.

Be to, kas yra lygiaverčiai construct į Verilog už Generics į VHDL.

Prašome pasidalinti savo mintimis,

linkėjimai,
pamišėlis

 

[vikas_33]

Parmeter yra lygiavertis genric į verilog .. "

Naudojant generuoti pareiškimas: Verilog 2001 generuoti pareiškimas leisti arba instancija įvairių modulių be tipavimo jų tiek daug kartų ar instancija moduliai sąlygiškai.Galite naudoti if-else to sąlygiškai instancija moduliai.Taip pat, jei norite instancija pačiu modulio kelis kartus, tada geriau naudoti ciklą.Tai sutaupys jums daug laiko.

generuoti (i = 0; i <plotį; I = i 1) pradėti

and_or inst1 (out1 , in1 , in2 );

pabaigos endgenerate

 

[aji_vlsi]

vikas_33 rašė:

Parmeter yra lygiavertis genric į verilog .. "Naudojant generuoti pareiškimas: Verilog 2001 generuoti pareiškimas leisti arba instancija įvairių modulių be tipavimo jų tiek daug kartų ar instancija moduliai sąlygiškai.
Galite naudoti if-else to sąlygiškai instancija moduliai.
Taip pat, jei norite instancija pačiu modulio kelis kartus, tada geriau naudoti ciklą.
Tai sutaupys jums daug laiko.generuoti (i = 0; i <plotį; I = i 1) pradėtiand_or inst1 (out1, in1 , in2 );

pabaigos endgenerate