Verilog Sukurti

[vlsi_freak]

Hi All,

Ar verilog leidžia naudoti generuoti pareiškimai viduje kitą generuoti ataskaitą.
Aš reikalavimas šonų toliau,

generuoti if (A> 1) / / A yra aukščiausio lygio nepatentuotos
generuoti (i = 0; i <10; i = i 1)
prasideda: STARTAS
logika .....
pabaiga
endgenerate
endgenerate

Tuo klaidos o kompiliavimo.Bet koks kitas variantas naudoti generuoti viduje kitą generuoti.

linkėjimai,
pamišėlis

 

[ljxpjpjljx]

kurie treniruoklį naudojate?

 

[vlsi_freak]

Labas,

Paprastai ir naudoti VCS.Tačiau tai turėtų būti synthesizable ir nepriklausomų treniruoklį.

linkėjimai,
pamišėlis