Verilog parametrai

Y

yasser_shoukry

Guest
Turiu problema naudojant "defparam" su mano modulius.

Aš plėtoti skaitmeninės žiūrėti modulis.Aš parengė kovos modulio naudoti viduje skaitmeninis modulis.

Skaitiklis turi parametrą, vadinamą "max_counts", kuris yra naudojamas siekiant nustatyti maksimalų skaičių skaičiaus, po kurio skaitiklis turi overflow:

modulis skaitiklis (CLK, atstatyti, skaičius, clk_out);
.......
.......
parametras max_counts = 4'd9;
.......
endmodule;

Tada į dig_watch modulis, aš instantiated šešis skaitiklius iš šio modulio:

modulis dig_watch (CLK, atstatyti, sec0, sec1, min0, min1, hr0, HR1);
.......
.......
defparam C0.max_counts = 4'd2;
Skaitliukas C0 (...,...,...,....);
......
......
endmodule;

Problema yra, kai i surinktų dizaino FPGA Privalumas, klaidos pranešimą apears prie linijos, defparam pasakoja, kad "naudojant defparam yra unsynthesisable"!

Ar bet kuri įstaiga man padėti?

Thanks and Best Regards.
Yasser.

 
Taip, defparam paprastai yra ne synthesisable kaip ji naudoja Administracinį.Naudokite parametras viršesnio kaip:

modulis dig_module;
skaitiklis # (10) c0 ();
skaitiklis # (1) c1 ();
skaitliukas: (100) C100 ();

HTH
Ajeetha, CVC

yasser_shoukry rašė:

Turiu problema naudojant "defparam" su mano modulius.Aš plėtoti skaitmeninės žiūrėti modulis.
Aš parengė kovos modulio naudoti viduje skaitmeninis modulis.Skaitiklis turi parametrą, vadinamą "max_counts", kuris yra naudojamas siekiant nustatyti maksimalų skaičių skaičiaus, po kurio skaitiklis turi overflow:modulis skaitiklis (CLK, atstatyti, skaičius, clk_out);

.......

.......

parametras max_counts = 4'd9;

.......

endmodule;Tada į dig_watch modulis, aš instantiated šešis skaitiklius iš šio modulio:modulis dig_watch (CLK, atstatyti, sec0, sec1, min0, min1, hr0, HR1);

.......

.......

defparam C0.max_counts = 4'd2;

Skaitliukas C0 (...,...,...,....);

......

......

endmodule;Problema yra, kai i surinktų dizaino FPGA Privalumas, klaidos pranešimą apears prie linijos, defparam pasakoja, kad "naudojant defparam yra unsynthesisable"!Ar bet kuri įstaiga man padėti?Thanks and Best Regards.

Yasser.
 
defparam yra synthesisable į synplify, galite pabandyti.

bet metodas aji_vlsi's pageidaujama.nes defparam statyti galbūt pašalinti iš ateities versija systemverilog.

 
defparam nėra synthesiable.Be to, naudojant defparam statyti laikomas Blogai kodavimo stilių.Tačiau metodą pasiūlė aji_vlsi yra gana gera.

 

Welcome to EDABoard.com

Sponsor

Back
Top