Verilog modeliavimas su Virtuoso ir Takt įrankiai

[cipher_crypto]

Labas,
Aš kuriant FFT procesorius verilog.Kai buvau naudojant virtuozas įrankį aš susidūrė problema.Mano kodas gerai veikė Xilinx.
FFT1 <<į pradžią modulis
butterfly3 yra instancijos kitą modulį radix1.Dabar aš gaunu klaidos pranešimą patiko šį "Klaida: Netlister negali Mažėti bet nuomones nurodyta peržiūrėti sąrašą" verilog schematinis išgauti ", pavyzdžiui, drugelis 3 ląstelių FFT1. Bet kuri iš šių nuomonių bibliotekų FFT1_lib Mobilus: radix1 pakeisti peržiūrėti sąrašą .... esamą vaizdas "
Aš jau išvardytų šio radix1 mano sistema ....
Please let me know, kaip išspręsti šią problemą ...

Szyfr

 

[linuxluo]

labas,
Manau, jūs turėtumėte naudoti ncsim su patikra, bet ne virtusso yra išdėstymą ir schmetic įrankiai.

 

[cipher_crypto]

Dėkojame linux.Well esmės aš turiu daryti su Virtuoso Moduliacija.Aš dėmesį tikras priėmimo įrankis suteikia ši klaida pr.Esu įsitikinęs, kad klaida gali būti labai paprasta.

 

[ecijun]

Jums reikia patikrinti. Simrc failo.

 

[cipher_crypto]

hi Ecijun
Ačiū.Kas yra. Simrc failo?Kuris katalogas aš jį rasti?