Verilog klausimas

[gold_kiss]

Kas atsitiks, jei "tvarkaraštis yra skirtingos įvairiose failų paties dizaino?Aš tai pasakyti mūsų dizainas 4 failai inall.Ir 2 iš jų man nurodyti "timesacle 1ns/1ps
o kiti 2 failus i `nurodyti laikotarpį, kaip vertė, kaip" tvarkaraštis 100ns/10psAr mano dizainas galų gale duoti klaidingą rezultatus?Ar aš gausiu klaidų per simuliacijos?

Į sveikatą,
Gold_kiss

 

[Laplaso]

Why don't you try ir pamatyti?

Aktyvus DTL ankstesnėse versijose buvo įdarbinti žemiausią tikslumo visą dizainą ....

 

[z81203]

Prisimenu galėtumėte gavo įspėjimą.tai priklausys nuo jūsų aukščiausio lygio failą (gal dirgiklius failas).

 

[yusq]

Manau, jokių problemų, jei visi failai (įskaitant ir bibliotekos) turi laiką.Tačiau, jei verilog biblioteka (su laiku informaciją) nėra laikotarpį informacija apie failus, kad gali turėti įtakos modeliavimo rezultatai.Tačiau didesnių defference tarp laiko vienetą ir laiko pricision, daugiau laiko simuliatorius truks modeliavimas.

 

[eexuke]

Modeliavimo wzbudzę pagal šią situaciją įspėjimą, bet tai nėra svarbu.
Paprastai, laiko skalę RTL dizainas nėra labai kritiškai arba accurate.You "D geriau skirti daugiau laiko savo pasirengimo Layout & post-layout simulation.That 'ai prasmės.

 

[pahol]

Manau, kad geriausias būdas, jūs turėtumėte gauti treniruoklį vertinimą ir jį išbandyti.

 

[kri]

Be Verilog, kompiliatorių direktyvas, pavyzdžiui, "laikotarpį, taikomas visoje failo ribų.Direktyvą galioti, kol ji yra viršesni už vėlesnį laikotarpį "kompiliatoriaus direktyvą.

Pavyzdžiui, atsižvelgti į šiuos 3 failus:

av
====
`tvarkaraštis 1ns/1ns
modulis;
...
endmodule

BV
===
`tvarkaraštis 1ps/1ps
B modulis;
...
endmodule

CV
===
C modulis;
...
endmodule

Taigi, jei kaupti šiuos failus, kad
av BV CV
tada C modulis turės laiko trukmę 1ps/1ps, patį laikotarpį, kaip B modulis kuris pasirodo prieš jį, kad failo komandų eilutėje.

Jei kaupti šiuos failus, kad
av CV BV
tada C modulis turės laiko trukmę 1ns/1ns, patį laikotarpį, kaip modulis, kuris pasirodo prieš jį, kad failo komandų eilutėje.

Siekiant išvengti šio failo kad dependancy ir problemas, kurios gali atsirasti iš to, tai labai rekomenduojama įtraukti tvarkaraštis direktyvos kas Verilog šaltinio failo.

 

[g3nster]

Manau, kad viskas priklauso nuo aukščiausio lygio modulį ir belivev kad simuliatorius bus gaila

 

[farmerwang]

Simulator nepakeis "laiką, kol jis susiduria su nauja, todėl modeliavimo rezultatas priklauso nuo failo, kad būtų surinkta.Jei simuliuoti su NC-Verilog, pirma failas turi būti "tvarkaraštis direktyvos nuostatas, jeigu bet kuris iš jūsų failai yra" tvarkaraštis direktyvos.