verilog-klausimas (apie sistemos užduotį $ fopen)

[analogman]

Toliau apie Verilog klausimą.

Aš naudoju "$ fopen", įvesties-išvesties sistemos užduotį, parašyti imituoti duomenis į failą.
Ir aš noriu rašyti apie papildomus duomenis gavo per
kai modeliavimo patį failą.

Bet byla yra rengiami kas modeliavimas.
I don "t wanna perrašyti ankstesniais duomenimis.

Programavimo kalba yra lengva ne perrašyti duomenis.
(pvz., su Python kalba, galiu naudoti "open (" filename "," ")")
Bet Verilog-, tai labai sunku man.

Taigi aš noriu patarimų ar pasiūlymų.
Ačiū, ir atsiprašome už savo blogos anglų kalbos.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[Vamsi Mocherla]

Turiu nenaudojamos taip dalykas Verilog bet ką aš galiu pasiūlyti yra pavadinimas failą datos antspaudu.Manau, kad gali būti kai sistema reikalauja šios ....

 

[cooldog]

Nėra "(pridėti) galimybe į Verilog fopen $.Taigi jūsų problema yra Veru difficuit išspręsti visų Verilog-kalba.Bet tai keista, kodėl reikia išsaugoti visus kiekvieno modeliavimo duomenimis.Gal jums reikia pakeisti savo dizainą, kad tai imitacija ne vienu metu.

 

[analogman]

> Vamsi Mocherla, cooldog

Ačiū labai už atsakymus!
Man malonu girdėti, kai pasiūlymas.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Bandžiau keletą idėjų ne perrašyti ankstesnį duomenis Verilog-.
Vienas iš jų buvo Mocherla's (Ačiū).Not bad.

Todėl I found it!
Nenaudoti $ fclose pagaliau kodas yra atsakymas.Galiu likti ankstesniais duomenimis.

Aš norėjau padaryti modeliavimas kaip Montecarlo (pvz. 800 modeliavimas su atsitiktinių duomenys),
todėl jis turėjo likti duomenis.
Ir dabar aš galiu tai padaryti.Ačiū!

 

[matthew_wang]

Be verilog 1995, nėra jokio papildymo būdas, bet verilog 2001 m., jie pridėti atidaryti failo režimu $ fopen užduotis

galite naudoti

t = $ fopne (filename, "a");

arba

$ t = fopen (filename, "a ");