[verilog] Kaip galiu įtraukti įvairių failą paties modulio

[blacksmith_vlsi]

Hi All,

Čia keletas supaprastintą kodą savo klausimą:
/////////
modulis Test ();
...
"include" xxx.v "
...
endmodule

modulis viršų ();
...
bandymas t0 ();
bandymas T1 ();
bandymas T2 ();
...
endmodule
/////////

Ką aš noriu paprašyti, kad mes galime apimti skirtingus failus trumpąją t0, T1, T2?
jeigu taip, kaip mums reikėtų nustatyti tų failų pavadinimus kaip parametru nustatyti?

Thanks in Advance ~!

 

[nand_gates]

Naudojant gryną verilog you cant tai padaryti, nes gryna verilog yra labai prastas
pirminio apdorojimo pajėgumus.Jūs galite ieškoti neto verilog preprocessors jei
norite tai padaryti!Ar reikia naudoti makrokomandas kalbos M4 tai padaryti!
Tai bus pridėti dar vieną žingsnį į UR verilog srautas viz kodas kartos!
Hope this helps!

 

[raju3295]

labas
Can U trumpai paaiškinti ABT šių makro kalba M4 ... Iam tikrai išgirdę pirmą kartą

 

[aji_vlsi]

Be Verilog modulis turi būti vienareikšmiškai apibrėžtos.Kas tiksliai skiriasi visoje savo t0, T1, T2?Ar jus rengia?

Vienas praktiškas požiūris į naudojimo parametrus viduje modulio testas ir nepaisyti jų skirtingų instanes.

Kodasmodulis Test ();

parametrų P1 = 4;

pradinis $ kalbomis ( "Param% d", P1);

endmodulemodulis viršų;

bandymas t0 / / Param 4

bandymas # (10) t1 / / Param 10

bandymas # (100) t2; / / Param 100

endmodule