verilog interviu atsakyti reikia

[satishkumar]

1) Paaiškinimas naudodami # prieš laiką

EG] # 15 reg_a [2] = 1'b1;

2) projektavimo skaitiklis, skaitiklis turi rodyti net ir nelyginis skaičius?

bet truputį counter.as norime, galime pastatyti turime kovoti num

3) uždavinius, funkcijas, bet kad ne funkcijas?kodėl, paaiškinimas būtinas

atostogos skirtumas, paaiškinimai reikia Coding Style

4) kas yra lenktynes?kaip išvengti lenktynes? yra ši tema araises į VHDL,

jei araises kaip ir reikia paaiškinimo.Ar yra koks nors skirtumas tarp

skaitmeninės lenktynes ir verilog lenktynes (araise blokavimo priskyrimo)

Aš žinau, kas yra lenktynes arround būklė ir lenktynes

5) tipai modeliavimo?kuris geriau?

 

[satishkumar]

PLZ labai skubiai