verilog hdl --- momentinė

[Parametras]

labas,
kaip instancija modulis kitoje modulis su išėjimo uosto instantiated modulio struktūra įvesties uoste instancija modulio ...
Leiskite pateikti pavyzdį ...
Yra du modulių xxx ir yyy;

modulis xxx (in1, IN2, out);
input in1, IN2;
produkcija Out;
endmodule

modulis yyy (a, b, c);
sąnaudų, B;
produkcija C;
endmodule

Dabar aš noriu išėjimo "out" xxx modulis turi būti prijungtas prie įėjimo A modulio yyy;
ty, <= out;
Bandžiau kaip ...
modulis yyy (a, b, c);
sąnaudų, B;
produkcija C;
xxx TTT (. out ());
endmodule

ji Dzięki darbą ...

plese help dėl šios abejonės, tikintis ur padėti,
Thanx iš anksto
rūpintis

 

[it_boy]

Try this ..

modulis zzz;
viela in1, IN2, out, b, c;
xxx xxx_inst (in1, IN2, out);
yyy yyy_inst (out, b, c);

endmodule