verilog: Deklaruojančiojo uosto atvejai

[laserbeak43]

Labas,
Aš svarstymas Verilog knygą ir aš ne ten, kur aš pažinti uosto deklaracijas.Mano problema yra ta, kad atrodo, uostas, Q, į kodą, kad aš ieškau ne atrodo reikia deklaruoti du kartus?

Kodas

modulis DfF (Q, D, CLK, reset);

produkcija q;

reg Q / / Output uosto Q užima vertę, todėl yra deklaruotas kaip reg.

input d, CLK, Reset;

...

...

endmodule

 

[pini_1]

Reg pareiškimas nėra susijęs su iš.Jei jūsų produkcija combinatoral ir varomoji jėga yra priskirti ar kitų modulio nereikia reg deklaracija.

Jūs galite pamatyti daug pavyzdžių, bent
Code Download: SDIO Slave kodas: http://bknpk.no-ip.biz/SDIO/doc_1.html

 

[laserbeak43]

Gerai, ačiū.
Aš atrodo, sukelia man reikia žinoti, kodėl aš taip reikia.kartu su gamybos deklaraciją, kad yra.Skelbimas po 6 minučiųini_1 rašė:

Reg pareiškimas nėra susijęs su iš.
Jei jūsų produkcija combinatoral ir varomoji jėga yra priskirti ar kitų modulio nereikia reg deklaracija.Jūs galite pamatyti daug pavyzdžių, bent

Code Download: SDIO Slave kodas: http://bknpk.no-ip.biz/SDIO/doc_1.html

 

[vinodkumar]

Labas
Jei jūsų nukreipimo eilės grandinė tada produkcija turi būti reg, jos ne privalės būti reg ... I mean ...

 

[laserbeak43]

Mano klausimas yra, kodėl turėčiau pripažinti Q produkcija, jei aš ruošiuosi deklaruoti kaip reg anyway?

nenorėjo, kad būtų neveiksmingas, kad 2 eilutes kodo sakydamas, kad Q yra išėjimas?

 

[FVM]

Jūs galite į tai, kaip neveiksmingas, bet tiesiog reikalauja Verilog specifikacija.

Citata:12.3.3 Port deklaracijosKiekvienas iš uostų sąrašo modulis deklaracija port_expression port_identifier taip pat turi deklaruoti modulio įstaiga, kaip vieną iš šių uostų deklaracijos: įvedimo, išvedimo ar Inout (dvipusį).
Tai, be kitų duomenų tipui deklaracija dėl ypač uostų, pavyzdžiui, reg arba vielos.

 

[laserbeak43]

FVM rašė:

Jūs galite į tai, kaip neveiksmingas, bet tiesiog reikalauja Verilog specifikacija.Citata:12.3.3 Port deklaracijosKiekvienas iš uostų sąrašo modulis deklaracija port_expression port_identifier taip pat turi deklaruoti modulio įstaiga, kaip vieną iš šių uostų deklaracijos: įvedimo, išvedimo ar Inout (dvipusį).
Tai, be kitų duomenų tipui deklaracija dėl ypač uostų, pavyzdžiui, reg arba vielos.

 

[FVM]

Verilog IEEE STD 2.001 http://inst.eecs.berkeley.edu/ ~ cs150/fa06/Labs/verilog-ieee.pdf.Naujausi 2.005 Std buvo pateikti kažkur ne EDAboard, manau, tačiau tai pačių kalbos pagrindų apibrėžimo.

 

[laserbeak43]

Dėkojame

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />