verilog bandymų stende

[bcdeepak]

labas

Esu naujas verilog, aš einu per kai kurias knygas
Žinau VHDL

mačiau stende raštu verilog knygos

Kodėl rašyti stende kodas eventhough tam programinės įrangos (aš naudoju Xilinx) galime tiesiogiai suteikti signalo (grafinė sąsaja) be rašymo bandymų stende kodas??

 

[avimit]

Jame nustatyta, kad sudėtingumas.OK, galite "daryti" stende į Xilinx priemones, tol, kol jūs esate tikrinti padidinimas, aliuminis arba kovą.bet manau apie tikrinti pasakyti, pavyzdžiui H264 dekoderių.Jums bus 100s signalo vairuoti, jums reikės kai kurių atsitiktinių reikšmių turėtų būti suteikta, jums reikės nusiųsti duomenis apie mili-sekundžių, kai kurios signalas kinta per takto ciklą, kurį galima pasakyti, 100MHz, 10ns.Ar Jums "parengti" šiuos signalus naudojant GUI?manau ...
Kr
Avi
http://www.vlsiip.com

 

[ship_baba]

sistemos projektavimas, jos labai sunku patikrinti tik signalo failai
kur mus testbench galite ieškoti kodo aprėpties, filialas, suvestinės ir pan .. ir laiko pernelyg daug analizė.ABT dizainą

 

[rajsrikanth]

faktiškai raštu bandymo stendo, patikrinti produkcijos jums amžius gauti iš kodas yra parašyta U.
actally If u rašyti modulis kaip "Pridėti" ir jeigu u imituoti kodą, tada u turi duoti vertės bandymo metu
ir dėl bandymo stendo u atveju gali priversti vertybes ir patikrinkite, ar iš įgyvendinti
pavyzdžiui, jei ir yra testavimo pridėti 1 ir 2, tada ir gali priversti vertybių modulio "Pridėti", kad u turi raštu ir tiesiogiai U galite patikrinti outpput

 

[ubna]

Pagrindinis privalumas raštu stende yra kodas pakartotinai naudoti.Jums tik reikia keisti kodą, jei radote jums davė jį wrong.giving signalas didžiulį no.of linijas galima lengvai padaryti čia ...

 

[choonlle]

sudėtingų projektų, testbench atlikti daugiau aprėpti ir lanksti!

 

[ameed]

labas,
projektuoti sudėtingą schemą jums reikia parašyti stende.

thanx ......

 

[venky442]

labas
turime testbench tikrinti ouput visas įmanomas sąnaudas, bet canot būti įmanoma Xilinx tuo pačiu metu.

labai didelis sudėtingumas tipo grandines, bandymų stende turi būti reikalinga.
kad
sudėtingų projektų, testbench atlikti daugiau aprėpti ir lanksčiai.

 

[gck]

už verilog stende radau šią knygą gerai
Kluwer Verilog pradžia - praktinis vadovas Modeliavimas sintezė Verilog.asmuo, kuris yra naujas verilog galite naudoti kaip Quickstart knyga.