Verilog į Spice?

[joe_chuang]

Ar kas nors žino, kaip išversti Verilog (GATE lygio) į Spicē (Standard elementų)?
Ačiū.

 

[1234U]

Ar šios rūšies procesą įmanoma?

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Nustebinti" border="0" />Jums gali prireikti synthisiser arba tokių prieš šį etapą.

 

[Jaz]

Galite naudoti Cadence įrankiai skaityti į verilog Netlist tada sukurti prieskonių Netlist.

 

[joe_chuang]

Norėdami Jaz:
I have only SPICE ląstelių, I
don't have Standartinis elementų biblioteka Cadence.Aš niekada naudojamas Verilog in Cadence generuoti Netlist.The Cadence sukurs simbolis Standartinis cell.But pin tvarka simbolis nesutampa su Spice Mob.Ar galite man papasakoti, kaip Chang Kaisčiai kad atitiktų SPICE ląstelių?
Thnaks daug.

 

[Niekas]

Gegužė galite pabandyti ECS (Sanglauda).
Jie ASCII bibliotekos formatu.
Ir yra SDK, kuris gali remtis gimęs savo scenarijų išspręsti gimęs problemą programavimas savo įrankį.
Mačiau yra scenarijaus pavyzdys versti
verilog į simbolį Lib.

 

[rfsystem]

Jei turite tik išversti Verilog vartai lygio Netlist į prieskonių jums reikia padaryti, kad scenarijų.Vartai lygio Netlist yra plokščias ir naudoja suženklintą kaiščių.Kad yra priešingai, prieskonių, kai užsakymas yra / Bidirectional / Out ir leksikos.Taigi scenarijų turite užsisakyti kaiščių.Cadence pavyzdžiui ar laikyti vidaus dėl tvarką.Būtent todėl kartais, jei taisyti Simbolis ir Scheminis tvarka gauti supainioti.

 

[andy2000a]

ECO pakeisti Netlist
1.verilog -> dizaino analizatorius -> Edif produkcijos ---> ECS6.0 redaguoti
ir pakeisti
ląstelių -> prieskonių

2.verilog -> gatevision ---> Edif produkcijos ---> ECS6.0 redaguoti
ir pakeisti ląstelių ->
prieskonių

3.RC-ekstraktas DERINIMUI
SPEF Netlist -> spicevision Pro

4.naudoti maketą įrankių Hercula_nettran funkcija

5.nassda priemonė
v2s konvertuoti verilog Netlist į prieskonių
Komandos sintaksė
v2s <verilogFile>-ai <cellSpiceFile>-o design.sp
<verilogFile>: įvesties verilog failą
<cellSpiceFile>: AGRINDINĖS ląstelių prieskonių Netlist
Tuo atveju, kai atminties blokas yra projektavimo, modeliavimo metu gali tapti
labai ilgas.Todėl rekomenduojama naudoti lygiavertį skeletas (yra
tuščias apvalkalas tik kondensatorius prijungtas prie įvesties prievadų),
kuris pakeistų
atminties blokas konstrukcijos.
A naudingumo lib2spice gali generuoti skeletas iš. Lib failus.
lib2spice-i <libFile>-o <spiceFile>
<libFile>: įvesties Synopsys. lib failą
<spiceFile>: produkcijos skeletas failą

6.verilog ---> DA -> Edif -> viewdraw -> prieskonių

 

[pcking1972]

i want, per

 

[CatKing]

Jums turi būti prieskonių Netlist visų ląstelių, tada naudoti Netlist vertėjas išversti verilog Netlist į prieskonių Netlist.
Przetłumaczonym Netlist tik rodo ryšį std ląstelės, pats kaip Edif / sch ar HDL Netlist, tačiau galite įtraukti prieskonių Netlist su paprastu ląstelių subckt, tai galite padaryti imitavimas savo grandines.

 

[elone]

Kaip i know, na $ $ da h $ im yra vertėjas verilog2spice!

 

[cadb0y]

I
don't think verilog pakankamai informacijos pakeisti į prieskonių.Galite pakeisti prieskonių į verilog.

 

[andy2000a]

hsim turėti naudingumo vadinamas "v2s"

ji gali konvertuoti vartų lygis verilog ir topografinio žemėlapio standard_cell
bibliotekos, tada verilog Netlist į prieskonių Netlist ..

Jūs galite gauti V2S (PC versija yra "dos" komandą ..)

 

[xtecer]

Niekas rašė:

Gegužė galite pabandyti ECS (Sanglauda).

Jie ASCII bibliotekos formatu.

Ir yra SDK, kuris gali remtis gimęs savo scenarijų išspręsti gimęs problemą programavimas savo įrankį.

Mačiau yra scenarijaus pavyzdys versti

verilog į simbolį Lib.