Vedantis nulio anticipator

[Galos]

Sveiki, Ar kas nors padėti man su verilog kodą nulio įvesti nereikia anticipator. Jos darbo, atrodo, šiek tiek sudėtinga! Bet padėti rūšiuoti bus dėkingi ... Ačiū

 

[j_andr]

Sveiki, Ar kas nors padėti man su verilog kodą nulio įvesti nereikia anticipator. Jos darbo, atrodo, šiek tiek sudėtinga!

"Google"? not sure, jei žemiau yra tai, ką reikia, bet tai sudėtinga ... ir gana greitai, apskritai - "1" padėtyje "i" įvedimo Vektorius rinkiniai 1 "padėtyje" i "išėjimo vektorių ir grąžina visi išėjimo bitai žemiau" i ", [sintaksė = verilog] modulis leading_zero (įėjimo [BIT_W-1: 0] d_in, išėjimo Reg [BIT_W-1: 0] d_out, išėjimo Reg [NR_W-1: 0] nr_of_zero, išėjimo raj [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); Reg [BIT_W-1: 0] clr, genvar i generuoti (i = 0; i