->-ve setup ir ve turėti laiko

A

analogartist

Guest
Aš atėjau, visoje Diferencialinė FF (turėjo duomenų / datab ir out / outb), kuri-ve įdiegimo metu ir ve turėti laiko.Tai man gerai sumaišyti.Supposed įdiegimo laikas-10ps ir hod laikas 30ps, ir laikrodis pradeda ne 0s-Ar tai reiškia nuo 0 iki 30ps metu, jei nėra duomenų apie perėjimą, FF nepavyksta? ..Kaip jūs distingusih tarp setup pažeidimas ir palaikykite pažeidimas?

Be to, jeigu duomenų transistion nuo 0 iki 1 arba 1-0 Kaip tai paveiks setup / palaikykite metu?

Būtų dėkingi, jei kas nors nušviečiamos šiame ....?

 
Įdiegimo metu ir palaikykite laikas imtis laikrodis perėjimą kaip nuoroda.
tsetup yra diegimo metu nurodyta PRIEŠ laikrodžio pakeitimų.
thold turi turėti nurodytą laiką po laikrodis pakeitimų.
Paprastai saugojimo laikas yra labai trumpas, nurodytas standartinis komponentas teikia pardavėjas, kuris gali būti Artisan Logic Inc pvz.
Siekiant išvengti įdiegimo metu pažeidimas,
1.Įvesties signalo komponentas neturėtų pakeisti įdiegimo metu laiku.
Siekiant šio tikslo, visi jūsų duomenys turėtų būti baigtas per nustatytą laikotarpį, tprocessing = tperiod - tsetup - thold, tam tikra ciklo apibrėžta tperiod, ciklo laikotarpiu.
Daugelis dizaino paprastai neturi pažeisti turėti laiko, bet tai atsitiks, kai jūsų įvesties signalo pokyčiai per thold.Įvesties signalas turėtų išlikti pastovi per thold.Sulaikymo trukmė yra pažeidžiama, kai
1.Nėra skaidrumo įėjimo signalą į išėjimo, paprastai iš skląsčiu atveju, bet ne FF.
2.Yra laikrodis nerijos, todėl tyrime FS prie laikrodžio vėliau kaip prieš FF, ir jūsų tarpinis logika (tarp tyrimo ir iki FF) tvarkomi per greitai.Dėl išėjimo (įėjimo į tyrimą FF) pokyčiai po metu tyrimą FS laikrodis ir tai vyksta per surengti laiku.

Installer metu pažeidimas yra labiau paplitęs.Pagrindinė priežastis, dėl įdiegimo metu pažeidimas dėl tarpinių logika užtruko ilgiau, nei reikia apdoroti ir išplėstas į įdiegimo metu kito ciklo.Siekiant išvengti įdiegimo metu pažeidimas, tiesiog pabandyti pagerinti savo tarpinių logika, kad jis procesus greičiau, kol jis būna lygi arba mažesnė nei reikalaujama perdirbti.

Vienas iš būdų nustatyti labai griežtus laiko apribojimus, taip, kad jūsų logika sintezė įrankis optimizuoti projektavimo į geriausią laiką atlikti.
Paskutinį kartą redagavo SkyHigh m. balandis 14, 2006 19:15, edited 5 kartus iš viso

 
Labas,

Tai įdomu.Aš ne prieš šį pranešimą, tačiau kai apie tai pagalvojau.

Pirma, ką jūs kalbate, yra teisinga.Per simulaiton, duomenų signalas negali pakeisti 30ps Po aktyvaus laikrodžio krašto, tai reiškia, kad-10ps konfigūracija yra nenaudingas.

Dabar yra ve-setup ir ve surengti atsitikti pačiu kampe?Jei jiems nutikti skirtingų kampų, nei nėra problema.

Tarkime, jie atsiranda pačiu kampe, kaip tai gali būti būdas FF būdinga.Būdas apibūdinti FS yra skirtinga konfigūracija ir palaikykite.Taigi tai kilo rezultatas gali būti dėl charakteristikos.

Jei šiuo atveju įvykti įdiegimo, tada aš manau, kad geriau keisti-ve setup 0.Jei ne, STA nebus sugauti tai ir rezultatas artimųjų šimtą, bet jei modeliavimo (ir jei lustas ???!!!).Jei tai geriausiu atveju kampe, tada manau, kad tai gerai.

Linkėjimai,
Eng Han
www.eda-komunalinės paslaugos

 
Eng Han,

Šis FF turi-ve setup ir palaikykite tą patį kampą.Aš negaliu pakeisti dizainą, bet mėginu studijuoti FF.Mano pagrindinis klausimas yra, kaip man žinoti, jeigu aš pažeistas diegimo metu arba laikykite metu? ..Aš galiu suprasti, jei ji turi ve setup ir turėti laiko, bet ne šiuo atveju?Taigi, tai reiškia aš galiu turėti tik vieną pažeidimą šios flilflop?Skelbimas po 2 minučių:Sky High,

Jei turiu ve setp ir ve turėti laiko, ką jūs, atrodo, kad pasakyti, kad aš galiu suprasti.Bet kas, jei tai yra ne-Kaip šios FF atveju.Buvo sakoma, kad ve-setup ir surengti metu visose kampuose?

 
Jei negalite pakeisti dizainą, tada tai
1.Nustatyti labai griežtas parametras laikrodis nerijos, jūsų CAD įrankis 0.1ns paprastai taip, kad ji sintetina savo dizaino laikrodis medis mažesnis arba lygus 0.1ns nerijos.0.1ns yra didžiausia laikrodis nerijos leidžiama pramonė šiandien.
Aš niekada susidurta nustatymas ir palaikykite metu pažeidimas kartu, ir nustatyti griežtesnes nerijos ribos beveik visą laiką sprendžia savo problemą, praeities.
2.Jei tai nepadeda, galite daryti iš naujo laiko, bet tai bus susiję su jūsų padaryti pakeitimai, kad dizainas, kurį turite padaryti, nors jokių įrankių, gali jums padėti.

Pastaba: aš manau tu darai kai RTL dizainas su VHDL arba Verilog.

Jei rankiniu būdu maršrutas Skaitmeninių grandynų, tada turite paklausti --- pagalbos.Tai yra labai sudėtinga, jei jūsų maršrutas Didelės ir sudėtingos grandinės.

 
Hi SkyHigh,

Praleidote pagrindinė problema su FF.Leiskite man paaiškinti.

Darydama STA už setup, STA bus panaudoti tik setup vertė FF.Kaip FF turi-ve vertę, jis yra gerai dėl duomenų atvykti po veikliosios laikrodžio krašto.

Tačiau per modeliavimo (o jei apibūdinimas yra teisingas, faktinės vykdymo mikroschema), FS turės laikyti sutrikimu, jei duomenys pasikeičia per-10ps veikliosios laikrodžio (ty ne nustatymų).Tai yra labai blogai, kaip šimtą sako gerai, bet infact tai nėra gerai.

Manau, yra 3 tirpalų:
1.pakeisti-ve konfig FS 0.Jūs neturite pakeisti dizainą, tiesiog pakeisti. Lib.Kadangi šis pakeitimus sugriežtinti laiko, tai yra gerai.
2.Pradėti rengti analizė WC kampe.Ji bus sugauti laiko klausimas.Tačiau dauguma įgyvendinimas nėra rodomi šioje būsenoje.Taigi bet kokį klausimą aptikti čia turi būti ištaisyti rankiniu būdu.
3.Pašalinti 10ps setup biudžetą visa tai FP, o gal tiesiog apibrėžti atvejai laikrodis neapibrėžtis 10ps (paprastai stengiamės pasiekti Overy-setup kai kurios pelno maržą).Linkėjimai,
Eng Han
www.eda-utilities.com

 
Leeenghan ir dangaus ",

Aš nedaryti VHDL / Verilog dizainas.Aš esu tik analizuojant skaitmeninių grandinę nustatymas ir palaikykite metu naudojant Hspice.Mano sumaištį prasidėjo, kai turėjau nustatymo bandymo stendo už grandinės ir sužinoti nustatymas ir turėti laiko.Aš ne su bet laikrodis nerijos arba laikrodis medį.Aš shouls pasakyti, kad esu labai nauja skaitmeninio dizaino ir girdėjau trukmės nustatymo ir saugojimo laikas apie kartų sauja be kovos su jais before.so malonė mane, jei aš užduodu tą patį dar kartą.Kiek aš žinau, aš taip laikrodis ir į FF duomenis ir bandykite laimėti duomenys (0-1 pereinamasis laikotarpis), siekiant ve laikrodžio krašto, kol ji užraktai ant 1.Jei tai nepadės Priekabos 1, bet 0 tada aš manau, FF, kaip jei.
Mano atveju, I cant atrodo, kad pasakyti, jei jie nesugebėjo becoz Installer arba laikykite pažeidimas?

 
Kažkas Enghan paminėti.Jei duomenų pasikeitimus po sulaikymo trukmė, ne pažeidimas išaiškinamas.Tiesa, bet
1.Jei ji pasikeis, nes į naują ciklą logika, tai OK.
2.Jeigu jos pokyčius, susijusius su logika ankstesnio ciklo, tada jums reikia atidėti 1 ciklo rezultatus.

Naudojant PSpice yra OK.Kai buvau bakalauro, aš vis naudojama kai "pamiršote" PSpice įrankis žaisti 4-bit D-FF ir laikrodžiai laikinumo ir ištirti setup / turėti laiko ir net glitches.Iš tikrųjų, jūs išmoksite geriau, nes jums suprasti, kad skaitmeninės grandinės yra iš tikrųjų Analog pobūdžio, tik apibrėžtos koncentracijos ribos, ir padarė juos skaitmeniniu.

Nesijaudinkite.Jums padarė savo bandymų stende, ir man atrodo, kad jūsų bandymo vektoriai per.
Lygiosios paprastas laiko diagrama visus FFS, laikrodis ir rezultatus visų FFS įėjimai.
Tai labai lengva.
Tada ženklas 1s ir 0s dėl laiko diagrama.
Tada paleiskite savo modeliavimas atsižvelgiant į grandinę savo analizė.
Palyginkite savo parengtos laiko grafikas ir vienas imituojami.
Jūs žinosite, kad kai grandinėje turi Gone Wrong.
Dalykas kaskadowymi FFS, kad logika, perduota į kitą FF patinka tai ką aš manau kaip ripple ar vamzdynų.
Tada jūs pastebėsite, šiek tiek "laiptai" arba "iš mažėjančia žingsniai" nuo pirmos iki paskutinės FF FF skrydžio.

Iš ten kai GUI žymeklis kurį galite spustelėti, kad šiek tiek vertikali raudona, geltona ir mėlyna linija nustatyti "Visual" ribų nustatymo ir turėti laiko.
Vizualiai patikrinti laiko sklypus savo analizė.
Iš ten, iki patikrinimo vietą, kuri FS ir tuo metu yra Setup arba laikykite metu pažeidimas.

 
Labas,
Can anyone tell me, kas-ve ar ve stovėti?"ve" yra akronimas iš ko?

 
Jei apibrėžiama sąrankos metu bus 50ps prieš laikrodžio, tada-ve įdiegimo metu pažeidimas 30ps yra 20ps prieš laikrodžio.
Jei apibrėžti sulaikymo trukmė turi būti 20ps po laikrodis, tada ve turėti laiko sutrikimu 10ps yra 10ps po laikrodžiu.

 
Labas
I m painioti apie tai
jei aš neigiamas įdiegimo metu 10ps n teigiamų turėti laiko 30ps N, jei mano CLK yra perėjimas į 0PS tada
Mano duomenys shud nepasikeis tarp 10ps ir 30ps!Am I right??
Prašome paaiškinti jis !!!!!
ačiū
PRA

 
Setup / palaikykite laiko reikalavimas yra duomenų teisingą laiką, o ne duomenų perdavimui atlikti.Taigi, duomenys turi būti stabilus per CLK's setup ir turėti laiko reikalavimas.

 
Citata:jei aš neigiamas įdiegimo metu 10ps n teigiamų turėti laiko 30ps N, jei mano CLK yra perėjimas į 0PS tada

Mano duomenys shud nepasikeis tarp 10ps ir 30ps!
Am I right??

 
SkyHigh rašė:Citata:jei aš neigiamas įdiegimo metu 10ps n teigiamų turėti laiko 30ps N, jei mano CLK yra perėjimas į 0PS tada

Mano duomenys shud nepasikeis tarp 10ps ir 30ps!
Am I right??

 
Tol, kol signalas pakeitimus prieš įdiegimo laikas naujam ciklui, jis yra visiškai gerai.Nekalbant 10ps, net 1ps, tai yra gerai.Nr setup ir palaikykite metu pažeidimas ne visi.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top