Vartai Vėlavimas priklauso nuo grandinės

[ahmedkhalaf]

Labas,

Aš bandau įgyvendinti žiedo osciliatorius naudojant serijos keitikliai, ir man reikia mokytis mažiausia pokyčių metu, bet ne su ISE simuliatorius naudoti:

Gaunu signalų pasikeitė pats momentu.
(I'm using Nemokama ISE 10,1 WebPack)

Taip pat aš bandžiau ir buferių seriją ir gausiu visus signalus pakeisti tuo pačiu metu

Ar yra būdas mokytis yra?

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
Ačiū

 

[FVM]

Su pastaraisiais FPGA šeimoms, galite tikėtis, kad 0,3-0,5 ns už logikos elementų.Ar ISE simuliatorius parama laikas modeliavimas?Ar jums pasirinkti laiką arba funkcinis modeliavimas?

Kaip kito pastabą, sintezė priemonė turėtų panaikinti nereikalingas logika ląstelių sintezę.Ar patikrinti montuotojas rezultatas, skirtas logika ląstelės iš tikrųjų buvo susintetintas dėl imituojamos dizainas?Jums gali prireikti nurodyti ypatingą sintezė atributus laikyti logikos elementai.

 

[ahmedkhalaf]

Ačiū FVM ...

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />I dont know jei ISE simuliatorius gali tai

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />Sprawdziliśmy synth.išėjimas ...Galiu gauti išvesties noriu su kai konfigūracijos, bet aš vis tiek Nežinau, kaip simuliuoti, kad tiksliai laiku.Dar kartą ačiūSkelbimas po 7 minučių:Turiu Posted patį klausimą Xilinx formų ...ir kad tai, ką aš gavau:

Citata:Originally by:bassman59
Expert AutoriusAk, dar viena priežastis, kodėl nereikėtų pabandyti tai padaryti, FPGA, ...Kai jūs funkcinis modeliavimas, pagal apibrėžimą Jūs neturite konkrečių laiko informaciją.
Visi vartai vėlavimai būtų sumažinti iki Kas yra vadinamas delta vėlavimų, kurie iš esmės yra infinitesmal.
Taigi, kai jūs modeliuoti ir buferiais grandinė be aiškaus nedelsiant vertybės (transporto, inercinė, ir tt, skaityti VHDL knyga) paskutinio buferio išėjimo pasirodys pakeisti iškart po įėjimo į pirmą buferis pakeitimus.
(Kas tikrai atsitiks, tai yra: sako, jūs turite tris buferius serijoje. Kai įvesties buferio 1 pakeitimų, jos pagaminama produkcija, ir todėl prisidėti prie buferio 2 pakeitimų Delta atidėti vėliau. Tada Apsaugos Output 2 pakeitimų trukmės vėlavimas vėliau, tada buferio išėjimo 3 pakeitimų kitos trukmės vėlavimas vėliau. Tai svarbu modeliavimas planavimas ir tikrai gali Atspindintis tam tikrais atvejais Neatsargių, bet galutinis rezultatas yra tas, kad atrodo taip, tarsi buferis 3 produkcijos pokyčius nedelsiant buferis 1 įvestį. )
Naujokas bus tada eiti: "Na, aš tiesiog pridėkite nedelsiant kiekvienai iš buferinės užduotis", ir žinoma, kad nepavyksta, nes delsimas, ypač FPGA, nežinomas ir priklauso nuo įtampos, temperatūra, vieta ir maršruto sudedamųjų dalių per FPGA, ir tt Atminkite, gerai, kad vėluoja į užduotis yra ignoruojamos sintezė priemonė (Kaip sintezė įrankis žinoti, kaip sukurti 1 ns vėlavimas?), todėl savo modeliavimas niekada rungtynės sintezės realybe.Taigi visa tai pasakyti, kodėl mes tai daryti FPGA ...

 

[omara007]

Ar jūs imituojanti RTL ar susintetintas Netlist?..Jei tai ne acheivable su ISE, tada, jei turite prieigą prie bet ASIC kompiliatorių (pvz. Synopsys DC, ar Cadence RTL Compiler), Jūs galėsite gauti netlist kuris apima vartų vėlavo (o tai atitinka ląstelių vėluojama po FPGA sintezė).Tada galite imituoti netlist naudojant bet RTL simuliatorius kaip ModelSim ar NCSim.

 

[FVM]

Klausimą atsakoma į pirmą eilutę isim "Getting Started".

Citata:

Xilinx ® isim yra Hardware Description Language (DTL) simuliatorius, kuris leidžia atlikti funkcinius ir laiko modeliavimas VHDL, Verilog ir sumaišyti VHDL / Verilog dizaino.

 

[ahmedkhalaf]

Ačiū FVM ir omara007

I'll do some daugiau mokslinių tyrimų ir gauti atgal su daugiau klausimų

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />

 

[omara007]

FVM rašė:

Klausimą būtų atsakyta į pirmą eilutę isim "Getting Started".Citata:

Xilinx ® isim yra Hardware Description Language (DTL) simuliatorius, kuris leidžia atlikti funkcinius ir laiko modeliavimas VHDL, Verilog ir sumaišyti VHDL / Verilog dizaino.