M
mokymai
Guest
HI
Noriu daryti vartų lygio modeliavimo sintetina netlist be anotuoti
SDF.Aš tik noriu patikrinti netlist funkcija nėra laiko.
Aš naudoju ncverilog imituoti su šią komandą netlist:ncverilog mydesign.v-V tsmc18.v-V RA1SHD_1024x32.v notimingcheck delay_mode_zerotsmc18.v yra bibliotekos elementų modeliavimo
RA1SHD_1024x32 yra atminties modeliavimo
Tačiau modeliavimo rezultatas yra visiškai neteisingas.I dont know what problema.
Tada aš naudoju VCS vietoj.Komanda yra laikomasi:VCS mydesign.v-V tsmc18.v-V RA1SHD_1024x32.v notimingcheck delay_mode_zeroRezultatas skiriasi nuo ncverilog atveju.Iš netlist elgesys atrodo teisingas, bet iš atminties problemą nepavyko.Pavyzdžiui, prieigos prie atminties vienetas netlist sėkmingai sukuria atminties valdymo signalus RA1SHD_1024x32 per modeliavimas.Tačiau atminties modeliavimo doesnt pateikti teisingus respons į signalus.
Gal kas nors man pasakyti tai, kas vyksta negerai?Thank you for your reply ~
Noriu daryti vartų lygio modeliavimo sintetina netlist be anotuoti
SDF.Aš tik noriu patikrinti netlist funkcija nėra laiko.
Aš naudoju ncverilog imituoti su šią komandą netlist:ncverilog mydesign.v-V tsmc18.v-V RA1SHD_1024x32.v notimingcheck delay_mode_zerotsmc18.v yra bibliotekos elementų modeliavimo
RA1SHD_1024x32 yra atminties modeliavimo
Tačiau modeliavimo rezultatas yra visiškai neteisingas.I dont know what problema.
Tada aš naudoju VCS vietoj.Komanda yra laikomasi:VCS mydesign.v-V tsmc18.v-V RA1SHD_1024x32.v notimingcheck delay_mode_zeroRezultatas skiriasi nuo ncverilog atveju.Iš netlist elgesys atrodo teisingas, bet iš atminties problemą nepavyko.Pavyzdžiui, prieigos prie atminties vienetas netlist sėkmingai sukuria atminties valdymo signalus RA1SHD_1024x32 per modeliavimas.Tačiau atminties modeliavimo doesnt pateikti teisingus respons į signalus.
Gal kas nors man pasakyti tai, kas vyksta negerai?Thank you for your reply ~