vėlinimo grandinės klausimus apie

[yibai]

kaip žinome, pasukama vėlinimo grandinės pradinio vėlavimo ir pricision delsimo žingsnis. Aš noriu žinoti, išskyrus keitiklio pora, buferio. yra kitas būdas pagerinti vėlavimo grandinė pradinio vėlavimo ir žingsnis pricision? 3ks.

 

[nine8]

galite pasinaudoti "vėlavimo ląstelių", kurio W / H yra mažesnis nei vienas.

 

[AdvaRes]

paprastas RC grandinė gali būti naudojamas intriduce vėlavimo.

 

[yibai]

Galite pasinaudoti "vėlavimo ląstelių", kurio W / H yra mažesnis nei vienas [citata = nine8] [/citata] kas yra "W / H"? INVERTER, NAND, buferio yra greitas ląstelių. bet inverter pora turi didelę pradinio vėlavimo, dėl mux. NAND pora yra didelis žingsnis į vėlavimą ... man reikia naujos struktūros ... [Size = 2] [color = # 999.999] Pridėta po 34 sekundžių: [/color] [/size] [quote = AdvaRes] paprastas RC grandinėje gali būti naudojami intriduce vėlavimo [/quote] oh, Coz RC gali tai padaryti, bet man reikia skaitmeninio metodas ...

 

[azerm]

didžiausių skaitmeninės std ląstelių libs, yra šiek tiek pavėluotai kaip DLYxx ląstelių. pažvelgti į std ląstelių sąraše.

 

[yibai]

taip, bet tai ląstelių atidėti didesnį nei NAND ir inverter. atrodo jokiu būdu satisify mane. lt. std ląstelių atidėjimo SMIC arba TSMC 110 ns procesas. arba 90 ns ... minų: NAND2X1 pavyzdžiui, apie 0.03ns ląstelės didėja ir mažėja