Urgent: apie kompiliavimo problema QuartursII 5,0

[Ethan]

Gerbiami Everybody,

Aš greitai klausimas apie compiation problemą 5.0 II Quarturs.Po galiu sukurti testbench išbandyti LFSR, gaunu klaidos sakė:

"Klaida: Nepavyko sintetina dabartinis dizainas - dizaino nėra jokios logikos
......"

Bet, iš tikrųjų, LFSR buvo instantiated viduje kaip komponentas ir uosto identifikatorius testbench.Ir tiek LFSR_generic ir LFSR_testbench yra projektas pavadinimu lfsr_testbench.

Nemanau, kodėl ji laikoma complianing šią problemą.Bet kas man nors idėjų?

Aš naudoju MaxPlusII prieš kelis metus, ir tai pirmą kartą galiu naudoti Quarturs.

Skiriu Mano VHDL kodą čia.

Many thanks.
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[echo47]

Tai ne atsakymas, bet gal jis bus naudingas ...

Jūsų DTL atrodo ok.LFSR_GENERIC sintezuoja ir maršrutų baudą 8,1 ISE Xilinx.Atsiprašome, kad aš neturiu QuartusII pabandyti.
Būkite tikri, kad ne atsitiktinai sintezės testbench.

 

[nand_gates]

Jei UR bando susintetinti testbench gausite klaidos.Nes UR
testbench neturi įvesties / išvesties jungčių.Manau norite sythesize
kartu su savo testbench lfsr?Tuomet tai nėra teisingas būdas tai daryti.
Valio testbench turėtų CLK, Reset kaip įėjimai ir test_status PIN kaip išėjimo į
nurodyti bandymo statusas.Valio dabartinis testbench nėra synthesizable.Negalima
generuoti laikrodžio viduje FPGA!

 

[vcnvcc]

Manau, U vartojate projektavimas VHDL failą kaip bandymo stendo ..