Užblokuoti ir paskirstymo Ram išvada į Xilinx FPGA

[Teisingai]

Hi all,

Kodėl Xilinx blokavo Ram, paskirstyta RAM infered kai READ_ADD yra registerd (užblokuotas RAM) ir kai nėra registerd bus infered kaip Platinama RAM.

Ačiū
Kil

 

[echo47]

Xilinx Block RAM silicio turi nuolatinį adresą pirkimo registrą, kad negali būti pamiršta.Tai kitaip tariant, Block RAM negali padaryti asinchroninis skaito.Jei jūsų DTL neapima panašios registre, tada sintezė įrankių negalima naudoti bloko RAM, turi priklausyti Atgal į Platinama pagal RAM.

 

[omara007]

echo47 rašė:

Xilinx Block RAM silicio turi nuolatinį adresą pirkimo registrą, kad negali būti pamiršta.
Tai kitaip tariant, Block RAM negali padaryti asinchroninis skaito.
Jei jūsų DTL neapima panašios registre, tada sintezė įrankių negalima naudoti bloko RAM, turi priklausyti Atgal į Platinama pagal RAM.