Z
zelia
Guest
Turiu problema su priemone etapas triukšmas 4 etapas visiškai skirtingas CMOS žiedas vco.i reiškia, kad aš galiu naudoti tspice (W-Edit) parodyti žiedo VCO etapo triukšmo modeliavimas.Kaip galiu jį?Gal kvco pelnas? jis gali būti sukurti per ?.....
Aš padariau išdėstymą Mano žiedas VCO bet i didnt do capasitor išdėstymas ... po to, kai atliekama LVS .. Mano grandinė yra lygūs, bet kai aš paleisti ledit failą (layout.spc) naudojant tspice ir w.edit.unfortunately, I cant get pačiame centre dažnio eventhough wnl yra lygi .. ir aš įdėti capaitors komanda per viduje layout.sp failas Inorder imituoti jį tspice.Kaip aš minėjau, man pavyko gauti tinkamą signalo, tačiau ne tuo pačiu dažniu.hope u gali atsakyti artimiausiu metu.Thanks 4 atlygį.
Aš padariau išdėstymą Mano žiedas VCO bet i didnt do capasitor išdėstymas ... po to, kai atliekama LVS .. Mano grandinė yra lygūs, bet kai aš paleisti ledit failą (layout.spc) naudojant tspice ir w.edit.unfortunately, I cant get pačiame centre dažnio eventhough wnl yra lygi .. ir aš įdėti capaitors komanda per viduje layout.sp failas Inorder imituoti jį tspice.Kaip aš minėjau, man pavyko gauti tinkamą signalo, tačiau ne tuo pačiu dažniu.hope u gali atsakyti artimiausiu metu.Thanks 4 atlygį.